[发明专利]半导体存储装置及其操作方法

说明书

相关申请的交叉引用

本申请要求2009年12月23日提交的韩国专利申请No.10-2009-0129751的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例总体而言涉及半导体存储装置及其操作方法，更具体而言，涉及包括多个存储块(memory block)的半导体存储装置及其操作方法。

背景技术

半导体存储装置响应于行地址和列地址，对选中的存储单元执行编程、读取、以及擦除操作中的一种。

更具体地，半导体存储装置通常包括多个存储块，并且响应于行地址所包括的存储块地址来选择多个存储块中的一个。存储块中的每个通常包括多个字线，并且响应于行地址所包括的字线地址来选择多个字线中的一个。另外，响应于列地址来选择与选中的字线相耦接的单元中的一个或更多个。选中的单元可以包括存储单元、冗余单元、修复单元、以及标志(flag)单元。

在半导体存储装置输入和输入8字节的数据的情况下，一个存储块包括至少第一至第八I/O块。另外，I/0块中的每个包括1024个位线(即，1024个列)。相应地，8192(1024x8)个存储单元与一个字线耦接。如果如上所述那样大量的存储单元与一个字线耦接，则字线的长度会变得很长。施加有用于存储器单元的操作的电压的导线与字线耦接。由于字线的电阻分量，会在与字线和导线所耦接在一起的部分相距较远的存储单元上施加低电平的操作电压。

另外，根据存储块以及用于选择存储块中的一个的行译码器的布置，可能会在字线与导线之间产生干扰。结果是，施加于字线的操作电压会发生变化。

另外，随着半导体存储装置所包括的存储块的数量的增加，用于选择存储块中的一个的行译码器的尺寸通常也会增加。如果行译码器所占用的面积在有限的存储芯片的范围内增加，则会使形成存储块的面积减小，从而影响集成度。

发明内容

本发明的示例性实施例涉及一种半导体存储装置及其操作方法，所述半导体存储装置总体而言能够减小施加于与字线耦接的存储单元在操作电压的电平上的差异，减小由于字线与导线之间的干扰而导致的施加于字线的操作电压的变化，以及减小行译码器的尺寸。

根据本发明的一个方面，一种半导体存储装置包括：第一存储块和第二存储块；与第一存储块和第二存储块中的每个相关联的第一局部线组和第二局部线组，其中，第一存储块和第二存储块中的每个包括与各自的第一局部线组和第二局部线组耦接的半导体元件；第一全局线组和第二全局线组；第一开关电路，所述第一开关电路被配置为响应于块选择信号而将第一全局线组与第一存储块的第一局部线组耦接；第二开关电路，所述第二开关电路被配置为响应于块选择信号而将第二全局线组与第一存储块和第二存储块的第二局部线组耦接；以及第三开关电路，所述第三开关电路被配置为响应于块选择信号而将第一全局线组与第二存储块的第一局部线组耦接。

优选地，可以将第一存储块设置于第一开关电路与第二开关电路之间，并且优选地可以将第二存储块设置于第二开关电路与第三开关电路之间。

第一开关电路至第三开关电路中的一个可以将全局漏极选择线和全局源极选择线耦接至第一存储块和第二存储块的局部漏极选择线和局部源极选择线。优选地，第一全局线组包括第一全局虚设字线和第一全局字线组，第二全局线组包括第二全局虚设字线和第二全局字线组，第一局部线组包括第一局部虚设字线和第一局部字线，第二局部线组包括第二局部虚设字线和第二局部字线。

根据本发明的另一个方面，一种半导体存储装置包括：第一存储体(memorybank)和第二存储体，所述第一存储体和第二存储体中的每个包括多个存储块；电压发生电路，所述电压发生电路被配置为响应于操作命令信号而将第一操作电压和第二操作电压输出至第一全局线组和第二全局线组；行译码器，所述行译码器被配置为响应于行地址信号而输出用于从第一存储体和第二存储体中选择存储块的块选择信号；第一开关电路组，所述第一开关电路组被配置为响应于块选择信号而将第一操作电压传输至选自第一存储体的第一存储块；第二开关电路组，所述第二开关电路组被配置为响应于块选择信号而将第二操作电压传输至所述第一存储块和从第二存储体中选择的第二存储块；以及第三开关电路组，所述第三开关电路被配置为响应于块选择信号而将第一操作电压传输至第二存储块。

优选地，第一至第三开关电路组中的一个可以将全局漏极选择线和全局源极选择线耦接至第一存储体和第二存储体的局部漏极选择线和局部源极选择线。