[发明专利]半导体元件、在其中增加表面掺杂浓度的方法及形成方法

说明书

技术领域

本发明涉及集成电路元件，特别涉及高表面掺杂浓度的半导体元件及其制造方法。

背景技术

半导体集成电路工业的发展已经快速地成长，针对集成电路的材料与设计上的技术发展，已经产生许多集成电路世代，每个世代都比先前的世代具有更小且更复杂的电路，这些技术进展使得集成电路的制造与工艺的复杂度增加。可以理解的是，就集成电路的工艺与制造而言，这些技术进展需要有相似的发展。在集成电路发展的演进上，随着几何尺寸(亦即使用工艺可以产生的最小元件或线)缩减的同时，机能密度(亦即每一芯片面积的内连线元件数目)通常也在增加，这种尺寸缩减的工艺通常可借由增加生产效能，以及降低相关成本而提供好处。

然而，这种尺寸缩减需要更小的元件接点，而因为较小的元件接点具有相对较高的电阻，其可能会导致元件的效能降低。传统的方法是使用硅锗(SiGe)制造这种接点，并且使用原位(in-situ)工艺提供硼注入，以降低电阻，这种外延(epitaxy；EPI)原位注入的好处会受到限制，因为其只能产生低浓度的表面轮廓。换言之，传统的离子束线(beam line)注入无法实现高表面浓度的掺杂轮廓。

因此，业界急需改良的高表面掺杂浓度的半导体元件及其制造方法，以克服上述的问题。

发明内容

为克服上述现有技术的缺陷，在此所揭示的一实施例提供高表面掺杂浓度的半导体元件及其制造方法，此方法包含形成半导体元件，其包含提供基底，在基底内形成掺杂区，在掺杂区之上形成应力层，对应力层进行硼掺杂注入，对硼掺杂注入进行退火，以及在硼掺杂注入退火之后，在应力层之上形成硅化物层。

在另一实施例中，提供高表面掺杂浓度的半导体元件及其制造方法，此方法包含提供基底，在基底上形成伪栅极结构，在基底内形成掺杂区，在掺杂区之上形成应力层，对应力层进行硼掺杂注入，对硼掺杂注入进行退火，在硼掺杂注入退火之后，在应力层之上形成硅化物层，以及使用金属栅极结构取代伪栅极结构。

在另一实施例中，提供半导体元件，其包含基底，在基底内形成的掺杂区，在掺杂区之上形成的应力层，注入至应力层中的硼掺杂物，接着注入的硼掺杂物经过退火，以及在硼掺杂物退火之后，在应力层之上形成的硅化物层。

本发明的方法可以很容易地与CMOS工艺的流程整合，并且不需要额外复杂的步骤去达到所需的结果。

为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下：

附图说明

图1显示依据此揭示，高表面掺杂浓度的半导体元件的一实施例的剖面示意图。

图2显示依据此揭示的各种概念，制造半导体元件的方法的一实施例的流程图。

图3至图5显示依据图2的方法，制造一实施例的半导体元件的各种阶段的剖面示意图。

其中，附图标记说明如下：

100～方法；    102、104、106、108、110、112、114、116～方法100的各步骤；    200～半导体元件；    202～基底；    204～浅沟槽隔绝特征；    206～nMOS元件；    208～pMOS元件；    210n、210p～栅极介电层；212n、212p～伪多晶硅栅极；    230n、230p～硬掩模层；    240n、240p～栅极结构；    242～间隙壁；    246～源极与漏极(S/D)区；    248～SiGe特征；    249～注入工艺；250～接点特征；    270～介电层；    274、278～金属层。

具体实施方式