[发明专利]检测电路延时和时序的方法及采用该方法校准延时的方法

说明书

技术领域

本发明涉及一种检测电路延时的方法。

背景技术

现有的延时电路主要使用在时序电路的设计中，通过一个主信号，加上不同的延时和逻辑运算实现所需的各种时序。由于延时的准确性往往会影响到时序的正确性，从而对延时的考量就显得尤为重要。

现有的测试延时的方法主要有：

(1)通过一个测试信号的上升沿或下降沿去采样延时输出的信号，通过采样输出和一些运算，得出具体的延时。该方法中需要额外的采样信号，采样电路，且每次测试只能完成一次采样，因此具有较大的误差。

(2)通过奇数个反相器串联的电路(见图1(1))来测试延时。在这种结构中使用相同的反向器组成环形振荡器，测试环形振荡器的频率后经过运算得到实际的反相器延时。该方法无法仅测试上升沿或下降沿延时，还受到实际频率可测性带来的影响，可能是对环形振荡器比较庞大。

(3)通过RC电路来测试延时。具体为通过测试电路中电阻R和电容C的值来换算具体的延时。由于电阻R和电容C受布局的影响较大，导致实际的延时电路仍然有偏差。

(4)通过电流控制反相器电路来测试。该方法通过测试电流，然后换算延时。该方法无法涵盖具体反向器的工艺偏差所带来的影响。

发明内容

本发明要解决的技术问题是提供一种检测电路延时和时序的方法，其能

为解决上述技术问题，本发明的检测电路延时和时序的方法，包含如下步骤：

1)将主时序信号和待检测的延时时序信号进行逻辑与操作，产生测试时序信号；

2)利用第二计数器对所述测试时序信号的延时边沿进行计数，同时根据主时序信号的下降沿和第一个计数器产生使能信号，所述使能信号用于驱动逻辑电路分时进行采样计数值，分析计数值并进行判断，所述计数使能信号的高电平时长为所述主时序信号的固定周期；

3)采用以下标准对计数结果进行判断，当计数值大于或等于所述固定周期时，判断时序正确；当计数值小于所述固定周期时，判断时序错误，其中时序正确表示延时小于主时序信号的周期；

4)变换主时序信号的周期，重复操作步骤1)至3)，通过多次逼近找到时序正确和时序错误的临界点，该临界点所对应的周期即为所述待检测的延时时序信号的实际延时。

本发明还公开一种校准延时的方法，为采用上述方法来检测出电路的延时，之后根据与标准延时的偏差进行校准调整，至调整后的电路延时达到设计目标为止。

本发明还公开了一种延时检测电路，其包括：

包括测试时序信号产生电路，用于根据外部信号将主时序信号和待检测的延时时序信号进行逻辑与操作产生测试时序信号；

使能信号产生电路，用于根据所述主时序信号的下降沿和第一计数器产生使能信号，所述使能信号用于驱动逻辑电路分时进行采样计数值，分析计数值并进行判断，所述计数使能信号的高电平时长为所述主时序信号的固定周期；

第二计数器，用于根据所述使能信号对所述测试时序信号的延时边沿进行计数；

计数结果判断模块，用于在所述使能信号的作用下，通过所述逻辑电路分时进行采样计数值，分析计数值以及通过判断给出标志位，所述判断标准为：当计数值大于等于所述固定周期时，判断时序正确；当计数值小于所述固定周期时，判断时序错误，其中时序正确表示延时小于主时序信号的周期。

本发明的检测电路延时和时序的方法中，通过时序的主信号本身的周期来检查延时电路的具体延时，减少了信号源的使用。通过产生新的测试时序信号，实现检测信号只与主信号的上升沿有关，避免主信号的占空比对检测的干扰。更进一步的，本发明的方法设置输出标志为，通过判断输出标志位的状态，找出临界状态，临界状态下的主信号的周期直接就是延时电路的实际延时，无须换算。可以通过该测试延时的办法，校准延时，使延时达到设计的要求。另外，本发明的延时检测电路，可有数字电路来实现计数比较等，可以较快的完成延时计算，且精确度高。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为现有的延时检测电路结构示意图；

图2为主时序信号、延时时序信号以及测试时序信号的示意图；

图3为计数使能信号的示意图；

图4为测试流程示意图；

图5为检测时序信号的示意图；

图6为一具体的延时检测电路应用示意图。

具体实施方式