[发明专利]获得特定高精度时钟的方法及电路

说明书

技术领域

本发明涉及一种时钟信号的产生方法和电路。

背景技术

在专用DSP、通信专用集成电路和仪器设备专用集成电路的设计过程中，经常遇到从高频时钟中获取低频时钟的问题，同时对低频时钟的占空比以及抖动等性能有一定的要求。在很多情况下，高速时钟的频率是低速时钟频率的整数倍，只要设计一个简单的分频器如超前进位计数器等就可实现高频到低频的变换。但是，有时高速时钟的频率不是低速时钟的整数倍。这种问题在专用集成电路(ASIC)的设计过程中也经常遇到。在智能手机中，GPS系统使用的时钟为16.369MHz，而手机所用的系统时钟为26MHz。首先将16.369MHz的晶体经过内部锁相环，进行36(或者其它倍数的整数)倍频，得到589.284MHz的高频时钟；然后对这个高速时钟进行分频，产生26MHz时钟。

分频系数为：589.284÷26＝22.664769230769230769230769230769。

该26MHz时钟的时钟频率受16.369MHz的晶体的影响，二者是一个线性关系，精确度不好。如果26MHz的时钟偏离较大，则目标时钟的精度达不到要求，通过调整小数部分的值，就可以使目标时钟的精度达到要求。

发明内容

为了克服现有从高速时钟获得的低速时钟频率不精确的技术问题，本发明提供一种获得特定高精度时钟的方法及电路。

本发明的技术解决方案是：

一种获得特定高精度时钟的方法，其特殊之处在于：该方法包括以下步骤：

1]根据输入高频时钟和目标时钟的目标分频比N，按照M＜N＜M+1的要求，将输入高频时钟同时进行分频数为M和分频数为M+1的分频，获得两路分频信号；

2]将两路分频信号按照以下方式进行选通输出，获得目标时钟：

2.1]根据目标分频比N的计算公式确定在特定时间内两路分频信号的选通次数N1和N2：

N=M+N2N1+N2---(1)]]>

2.2]根据所确定的两路分频信号的选通次数N1和N2，计算I＝N1+N2，用一组I位的控制信号A控制两路分频信号的选通，要求控制信号A中的N1位数的信号对应分频数为M的分频信号输出，控制信号A中的N2位数的信号对应分频数为M+1的分频信号输出。

该方法包括以下步骤：所述的输入高频时钟是通过如下方式获得的：将低频时钟的晶体经过内部锁相环，再进行整数倍频。

一种获得特定高精度时钟的电路，其特殊之处在于：

包括计数器1、计数器2、选择器、I个累加器、用于存储累加器的控制信号存储器，其中I≥2；

所述计数器1的输入端接高频时钟DCO，其输出端接选择器D0端；

所述计数器2的输入端接高频时钟DCO，其输出端接选择器D1端；

所述计数器2的分频数比计数器1的分频数多1；

所述I个累加器的高端和低端依次连接，且第一个累加器的低端接地，最后一个累加器的高端接选择器的控制端S0；

所述存储器输出的I位控制信号依次送入相应累加器的控制端(A1、A2…、…AI)；

所述选择器的输出端分别与计数器1、计数器2以及I个累加器的时钟端相接。

还包括异步复位电路，所述异步复位电路的输出端分别与计数器1、计数器2、I个累加器的复位端REST相接。

还包括高频时钟产生电路，所述高频时钟产生电路包括依次连接的晶体振荡电路、内部锁相环电路和倍频电路。

上述晶体振荡电路的时钟频率为16.369MHz，所述倍频电路的倍频数为36。

上所述计数器1的分频数为22。

本发明的优点是：

1、本发明只要选择不同的M、N1和N2，就可以理论上实现任意分频比的分频。