[发明专利]消隐基元屏蔽电路

说明书

相关申请的交叉引用

根据35 U.S.C§119(e)，本申请要求保护于2009年12月19日提交的美国临时申请序列号61/288,266的优选权，通过引用将其内容整体结合于此。

背景技术

位误差（bit error）检测在接收器极限测试（margin test）解决方案中扮演重要角色。在接收器极限测试解决方案中，诸如任意波形发生器等之类的高速串行发生器生成高速串行信号以作为被测设备（device under test，DUT）的输入。诸如示波器等之类的具有误差检测的测试和测量仪器可以通过环回（loop back）模式（常常是重定时（retimed）环回模式中）监视DUT的输出以检测来自DUT的接收器的任何误差。通过利用抖动和扩频时钟（SSC）削弱DUT的输入信号来强调DUT的输入。

发明内容

因此，本发明是一种消隐基元（blanking primitive）屏蔽电路，其检测和抑制（suppress）从被测设备接收的串行数据中的消隐基元。该消隐基元屏蔽电路与具有输入电路的位误差检测电路相关联。输入电路将具有消隐基元的串行数据转换成具有消隐基元的并行数据且向检测器提供并行数据。该并行数据还耦合到延迟电路，该延迟电路向模式检测器和比较器输出经延迟的并行数据。模式检测器接收所选数据模式且响应于在经延迟的并行数据中的所选数据模式的检测而生成同步信号和表示经延迟的并行数据与所选数据模式之间的相位差的相位同步信号。该同步信号被提供到存储器，该存储器存储参考数据且包括生成存储器地址以输出参考数据的存储器控制器。相位同步信号被提供到检测器和比较器。检测器响应于并行数据中的消隐基元的检测而生成动态消隐信号形式的第一输出信号。检测器生成第二输出信号，其耦合到存储器控制器以用于抑制在消隐基元出现期间从存储器控制器生成存储器地址。当不存在来自检测器的第一输出信号时比较器从存储器接收参考数据且将该参考数据与经延迟的并行数据进行比较以生成位误差输出，并且当存在第一输出信号时抑制位误差输出的生成。

该消隐基元屏蔽电路可以包括计数器，其被耦合以接收来自检测器的第一输出信号以及用于根据连续消隐基元期间的时钟数目生成连续消隐基元的计数的时钟信号。计数器的输出可以耦合到寄存器，其存储连续消隐基元的最大计数。时钟可以是嵌入在由输入电路接收的串行数据中的时钟，其中输入电路恢复嵌入的时钟且生成具有所选并行位数目的并行数据，其中恢复的时钟除以等于所选并行位数目的值以生成时钟信号。

当对应于经延迟的数据的位的参考数据的位失配且不存在来自检测器的第一输出信号时，比较器中的逻辑电路生成位误差输出。该比较器还具有逻辑电路，其在对应于经延迟的数据的位的参考数据的位失配且存在来自检测器的第一输出信号时抑制位误差输出。该比较器还可以包括用于接收位误差输出且生成误差信号的电路，诸如与非门（NAND gate）。

误差计数器优选地耦合到比较器以接收位误差输出且可以包括用于生成误差信号的电路。该电路可以是从比较器接收位误差输出的与非门。

当结合所附权利要求和附图阅读时，从下面的详细描述本发明的目的、优点和新颖特征将变得显而易见。

附图说明

图1说明在生成消隐基元中使用的数字重定时环回模式配置。

图2是根据本发明的结合了消隐基元屏蔽电路的数字示波器的框图。

图3是根据本发明的具有消隐基元屏蔽电路的逐位（bit-by-bit）误差检测电路的框图。

图4是与根据本发明的消隐基元屏蔽电路一起使用的模式检测器的简化图。

图5是示出在根据本发明的消隐基元屏蔽电路中使用的经延迟的40位D字（40-bit D-word）模式序列的表格。

图6是示出添加有在根据本发明的消隐基元屏蔽电路中使用的消隐基元的40位D字模式序列的表格。

图7是示出在根据本发明的消隐基元屏蔽电路中使用的比较器的内部组件的框图。

图8示出在根据本发明的消隐基元屏蔽电路中使用的较大比较器的内部比较器的更详细的表示。

具体实施方式