[发明专利]消隐基元屏蔽电路

权利要求书

1. 一种消隐基元屏蔽电路，包括：

存储器，用于存储参考数据且包括生成存储器地址以输出参考数据的存储器控制器；

延迟电路，用于接收具有消隐基元的并行数据且生成经延迟的并行数据；

模式检测器，用于接收经延迟的并行数据和所选数据模式，且响应于在经延迟的并行数据中对所选数据模式的检测而生成同步信号以及生成表示经延迟的并行数据与所选数据模式之间的相位差的相位同步信号；

检测器，用于接收并行数据和相位同步信号，且检测并行数据中的消隐基元的出现，其中该检测器生成用于抑制检测的消隐基元的第一输出信号以及耦合到存储器以用于在消隐基元出现期间抑制从存储器控制器生成存储器地址的第二输出信号；以及

比较器，用于接收来自存储器的参考数据、来自延迟电路的经延迟的并行数据、相位差信号以及来自检测器的第一输出信号，且在来自检测器的第一输出信号指示在并行数据中不存在消隐基元时生成位误差输出且在第一输出信号指示在并行数据中存在消隐基元时抑制位误差输出的生成。

2. 根据权利要求1所述的消隐基元屏蔽电路，还包括计数器，该计数器被耦合以接收来自检测器的第一输出信号和时钟信号，以及根据连续消隐基元期间的时钟数目生成连续消隐基元的计数。

3. 根据权利要求2所述的消隐基元屏蔽电路，还包括寄存器，该寄存器从计数器接收计数且存储连续消隐基元的最大计数。

4. 根据权利要求1所述的消隐基元屏蔽电路，还包括输入，该输入接收具有嵌入时钟信号的串行数字数据且恢复嵌入的时钟信号，且生成具有所选并行位数目的并行数据以及通过将恢复的时钟信号除以等于所选并行位数目的值而得到的时钟信号。

5. 根据权利要求1所述的消隐基元屏蔽电路，当比较器还包括多个比较器时，其中每个比较器接收参考数据、经延迟的并行数据的子集以及来自检测器的第一输出信号，且在参考数据的位与经延迟的并行数据的位失配时生成位误差输出。

6. 根据权利要求5所述的消隐基元屏蔽电路，当比较器还包括选择器时，该选择器从所述多个比较器接收位误差输出和相位同步信号以用于选择性地输出来自所述多个比较器中的比较器的、对应于经延迟的并行数据与所选数据模式之间的相位差的位误差输出。

7. 根据权利要求5所述的消隐基元屏蔽电路，当所述多个比较器中的每个比较器包括逻辑电路时，该逻辑电路接收参考数据、经延迟的并行数据和检测器的第一输出信号，且在对应于经延迟的数据的位的参考数据的位失配且来自检测器的第一输出信号指示在并行数据中不存在消隐基元时生成位误差输出。

8. 根据权利要求5所述的消隐基元屏蔽电路，当所述多个比较器中的每个比较器包括逻辑电路时，该逻辑电路接收参考数据、经延迟的并行数据和检测器的第一输出信号，且在对应于经延迟的数据的位的参考数据的位失配且来自检测器的第一输出信号指示在并行数据中存在消隐基元时抑制位误差输出。

9. 根据权利要求6所述的消隐基元屏蔽电路，当比较器还包括电路时，该电路从选择器接收位误差输出且生成误差信号。

10. 根据权利要求9所述的消隐基元屏蔽电路，其中接收位误差输出的电路是与非门。

11. 根据权利要求6所述的消隐基元屏蔽电路，还包括误差计数器，该误差计数器从选择器接收位误差输出且生成误差信号。

12. 根据权利要求11所述的消隐基元屏蔽电路，其中所述误差计数器包括接收位误差输出的与非门。