[发明专利]半导体器件

说明书

技术领域

本发明涉及一种半导体器件技术，尤其是涉及一种适用于具有静态随机存取存储器(SRAM：Static Random Access Memory)的半导体器件的有效技术。

背景技术

在期待高性能化、高速化的电子设备中，搭载微电脑是不可或缺的，在此微电脑的结构中，期望安装大容量且高速的存储器。尤其为了实现更高速的处理，要求高速缓冲存储器趋向大容量化。即对于电脑的中央处理器(Central Processing Unit：CPU)在执行控制程序等时所用的RAM，要求高速化和大容量化。

如上所述的RAM，一般使用动态随机存取存储器(DRAM：Dynamic RAM)和SRAM，而对于需要高速处理的部分如上述的高速缓冲存储器，通常使用SRAM。SRAM作为存储单元的结构，公知的有由四个晶体管和两个高电阻元件构成的高电阻负载型和由六个晶体管构成的CMOS型。尤其是CMOS型的SRAM，由于在保持数据时的漏电流非常小，所以可靠性高，因而成为当前的主流。

一般来讲，在存储单元中，缩小元件面不仅能实现存储单元阵列的小型化，还意味着也能实现高速化。对此，为了实现SRAM更高速的动作，对于存储单元结构提出了各种布局方案。尤其是近年来，引入了多处理器技术作为实现电脑高速化的一种手段，要求多个CPU共享一个存储区域。即，对于能够从两个端口对一个存储单元进行存取的二端口(也称作双端口)SRAM提出了各种布局方案。

例如，在日本特开2002-43441号公报(专利文献1)及日本特开2002-237539号公报(专利文献2)中公开了如下的结构，即将配置构成多端口SRAM的各MOS晶体管的P阱区域和N阱区域中的P阱区域分成两部分，并配置在N阱区域的两侧。

另外，在日本特开2004-47529号公报(专利文献3)中公开了如下的结构，即在多端口SRAM中，按照P/N/P/N/P的顺序配置阱区域，在两端的P阱中配置激励晶体管，在两个N阱中分别配置负载晶体管，在中间的P阱中配置两个存取晶体管。

在日本特开2006-339480号公报(专利文献4)中，公开了一种在SRAM单元内，利用内部的金属布线将激励晶体管的源接点短路的结构。

在日本特开2003-60089号公报(专利文献5)中，公开了一种在SRAM中，使每个单元的P阱独立，并使左右两个邻接单元之间的边界由N阱构成的布局结构。

在日本特开2004-335535号公报(专利文献6)中，公开了一种在双端口SRAM中降低字线间的耦合噪声的方法。

在非专利文献1中，公开了一种具有三处阱分离区域的SRAM结构。

《专利文献》

专利文献1：日本特开2002-43441号公报

专利文献2：日本特开2002-237539号公报

专利文献3：日本特开2004-47529号公报

专利文献4：日本特开2006-339480号公报

专利文献5：日本特开2003-60089号公报

专利文献6：日本特开2004-335535号公报

《非专利文献》

非专利文献1：“ICICDT年报(Proceedings of ICICDT)”，2008年，pp.55-58

发明内容

作为具有SRAM的半导体器件，本案发明人在研究上述技术应用时，明确了存在如下所述的技术问题。即，由于SRAM单元的微型化，容易引起邻接比特间的软错误(多比特软错误，以下简称作多比特错误)。所谓软错误，是指如下的现象，即从封装释放出的α射线或来自宇宙的中子射线与硅原子碰撞而产生大量的电子-空穴对，尤其在P阱内产生的电子会被N型扩散层所收集，由此导致存储节点的电位发生逆转而引起误动作。此时，电子会被同时收集到位于同一P阱内的N型扩散层中，所以如果是在与邻接单元共用P阱的阵列结构的情况下，2比特的单元的存储节点有可能会同时发生逆转。这就是多比特错误。

例如，在上述专利文献1、2、4及非专利文献1中，均是在单元中央配置N阱，并在其左右配置P阱。即，P阱与N阱的边界即阱分离区域在单元内有两处。而上述非专利文献1中，由于在包括六个晶体管的存储单元中存在追加PMOS，因此，单元内具有三处阱分离区域。而且，除了上述专利文献4以外，与存储单元内的一对存储节点相对应的N型扩散区域形成在不同的P阱区域(左右配置的P阱区域)内。在这些存储单元中，沿行方向邻接的存储单元中，至少在左或右中的一方是共用P阱，所以存在发生多比特错误的可能性。