[发明专利]电压调节电路

说明书

技术领域

本发明涉及电压调节电路。更具体而言，本发明涉及使用连接在电源电压(supply voltage)和参考电压之间的上拉和下拉阈值器件提供与电源电压相关的输出电压，所述阈值器件根据控制信号进行切换。

背景技术

已知提供连接在电源电压节点和参考电压节点之间以产生输出电压和中间输出电压节点的电压调节电路，其中电压调节电路的阈值器件根据控制信号进行切换。这使得输出电压电平能够根据控制信号进行控制。其中可以使用这种电压调节电路的一个环境是在为存储器阵列的位单元(bitcell)提供电源电压的背景中。示例性已知位单元在图1A中被示意性示出。位单元10包含反向耦合的反相器12和14，它们使得能够在每个位单元节点16和18保持逻辑值。在所示的示例中，在位单元节点16保持逻辑值“1”而在位单元节点18保持逻辑值“0”。每个位单元反相器12和14由位单元电源电压VDDCE供电且连接到参考电压VSSE。位单元10经由传输门20和22连接到位线BL和NBL，每个传输门由字线信号WL控制。

在用先进处理技术的这种位单元(其例如可以是SRAM单元)中可能出现的问题在于：当位单元正以当代集成电路中希望的低操作电压操作时，可能难以在正保持原先存储的逻辑值“1”的位单元节点写入逻辑“0”。参考图1B进一步示出该问题的发生，图1B示意性示出保持逻辑值“1”的位单元节点16。为了把该值重写为逻辑值“0”，字线产生电路30使控制传输门20的字线信号WL有效(assert)，以便经由字线BL对位单元节点16进行放电。然而，当传输门20相对弱时，传输门20可能难以克服位单元内的上拉器件24。

该问题的已知解决方案是在写过程中临时降低位单元电源电压VDDCE以便使位单元上拉器件24更弱且更容易克服。假设这种存储器阵列典型地针对其操作利用各种自定时信号，常用方法是产生用于下拉位单元电源电压VDDCE的自定时脉冲。然而，必须提供额外的控制电路以产生可以相对于存储器阵列中的主自定时路径偏离(skew)的该自定时脉冲。而且，当下拉位单元电源电压时，必须确保不允许位单元电源电压下降得太低，因为否则位单元内容(具体而言，共享该位单元电源电压的其他位单元的内容)可能遭到破坏。另外，存在与下降到必要程度以下的位单元电源电压相关联的功率和循环时间(cycle time)开销。此外，位单元电源电压的下降速度中的可变性(由于工艺、温度变化等)意味着当产生用于下拉的自定时脉冲时，需要保留额外的余量(margin)以确保可靠的操作，而不管这些变化如何。这些因素使得难以提供将在期望的工艺、温度、脉冲宽度和位单元列尺寸变化的全部范围上工作的单个电路。

因此，将希望的是提供一种用于提供这种电压调节电路的改善技术。

发明内容

从第一方面看，本发明提供电压调节电路，该电压调节电路包含：上拉p型阈值器件，将电源电压节点连接到输出电压节点，所述上拉p型阈值器件被配置成根据控制信号关断；下拉栈，将所述输出电压节点连接到参考电压节点，所述下拉栈包含串联连接的下拉p型阈值器件和下拉n型阈值器件；以及反相器，被配置成从所述输出电压节点接收输入且被配置成产生断开(cut-off)信号，其中所述下拉n型阈值器件被配置成根据所述控制信号接通且所述下拉p型阈值器件被配置成根据所述断开信号关断。

因此，提供电压调节电路，其中输出电压节点经由根据控制信号关断的上拉p型阈值器件而连接到电源电压节点，换句话说，当控制信号无效(not asserted)时，上拉p型阈值器件接通且导致输出电压节点被上拉到由电源电压节点提供的电压。输出电压节点也经由下拉栈连接到参考电压节点，该下拉栈包含串联连接的下拉p型阈值器件和下拉n型阈值器件。下拉n型阈值器件也根据控制信号进行切换，被配置成根据控制信号接通。因此，当控制信号有效时，下拉n型阈值器件接通且上拉p型阈值器件关断，导致输出电压节点处的电压被拉下到参考电压节点的电压。

然而，下拉栈也包含被配置成根据断开信号关断的下拉p型阈值器件，该断开信号由接收来自输出电压节点的电压作为其输入的反相器产生。因此，当控制信号有效且输出电压节点开始下降时，反相器产生相应上升的断开信号。最终，上升的断开信号导致下拉栈中的下拉p型阈值器件关断，使输出电压节点与参考电压节点隔离且防止输出电压节点处提供的电压的进一步下降。