[发明专利]在芯片设计中改善时序收敛的方法和系统

说明书

技术领域

本发明的各实施方式一般涉及集成电路芯片设计，并且更具体地涉及在芯片设计中改善时序收敛的方法和系统。

背景技术

时序分析通常是指设计者提出一些特定的时序要求或时序约束，使用特定的时序模型来针对芯片设计布图文件进行分析。在芯片设计中，时序分析问题是至关重要的，尤其是随着时钟频率的提高，留给数据传输的有效读写时序窗口越来越小。如果希望在很短的时间中使数据从发送端完整地传送到接收端，就必须进行精确的时序分析。

芯片设计中的时序收敛通常是指前后端设计时序一致，即对于设计者在设计阶段规定的特定时序要求，在完成布局布线和寄生参数提取之后芯片仍能满足所设计的时序要求。然而，一般情况下，在芯片设计中，设计者在设计阶段没有或者无法考虑到精确的连线和器件延迟信息，所以很容易造成布图后的时序不收敛。能够实现时序收敛的芯片设计布图，可以通过验收(sign off)，并交由芯片制造厂用于生产芯片。

近年来，随着工艺的进步，连线和器件延迟越来越占据主导地位，时序收敛问题则越来越多并且越来越严重。在32纳米、45纳米等制造工艺中，裸片间违例以及裸片内违例的影响已经变得显著。然而，现有技术的芯片设计方法在时序收敛方面的速度和效率并不如人所愿，由此造成了芯片设计成本增大以及可能的其他相关问题。

发明内容

因此，需要一种在芯片设计中能够高效和快速改善时序收敛的方法和系统。

在一个实施方式中，提供了一种在芯片设计中改善时序收敛的方法。该方法包括步骤：识别芯片设计图中的关键时序路径，其中关键时序路径的时序窗口小于预定时序窗口；确定关键时序路径的各段的差异度，其中差异度描述由于一种或多种因素影响而导致的器件和/或连线的延时的不确定性；根据关键时序路径的各段的差异度(variation)，改变关键时序路径的至少一段，以增大关键时序路径的时序窗口。

在另一个实施方式中，提供了一种在芯片设计中改善时序收敛的系统。该系统包括：关键路径识别装置，用于识别芯片设计图中的关键时序路径，其中关键时序路径的时序窗口小于预定时序窗口；差异度确定装置，用于确定关键时序路径的各段的差异度，其中差异度描述由于一种或多种因素影响而导致的器件和/或连线的延时的不确定性；路径改变装置，用于根据关键时序路径的各段的差异度，改变关键时序路径的至少一段，以增大关键时序路径的时序窗口。

在另一个实施例中，提供了一种计算机可读介质，其中有形地载有用于实现本发明的在芯片设计中改善时序收敛的方法的计算机程序。

本发明的各实施方式，在芯片设计过程中，可以加快时序收敛速度、提高时序收敛效率。通过以下结合附图对本发明诸多实施方式的描述，本发明的其他特征和优点将会更加明显。

附图说明

通过以下结合附图的说明，并且随着对本发明的更全面了解，本发明的其他目的和效果将变得更加清楚和易于理解，其中：

图1是按照本发明的一个实施例的在芯片设计中改善时序收敛的方法的流程图；

图2是按照本发明的另一个实施例的在芯片设计中改善时序收敛的方法的流程图；

图3是一个芯片设计图的局部形象化示意图；

图4是按照本发明的一个实施例的时序窗口的示意图；

图5是按照本发明的另一个实施例的在芯片设计中改善时序收敛的系统的方框图；以及

图6是在半导体设计、制造和/或测试中使用的典型设计流程的框图。

附图中，相同的标号表示相同、相似或相应的特征或功能。

具体实施方式

将参照附图更加详细地描述本发明的诸多实施方式。附图中的流程图和框图，图示了按照本发明各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，所述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。