[发明专利]设置寄存器初始状态的方法

说明书

技术领域

本发明涉及一种设置寄存器初始状态的方法，所述寄存器主要由反相器构成。

背景技术

半导体集成电路芯片内部各个模块的输入信号都由寄存器控制。寄存器有两个稳定状态0和1，上电时的初始状态是随机的0或1。由于上电时寄存器的初始状态不定，各个模块的初始状态就很难确定。对于某些NVM(non volatile memory，非易失性存储器)模块或模拟模块，要求上电初始状态是安全的Standby(待命)状态或某些特殊的状态以确保安全。如果NVM模块在上电后进入可写或其它高压状态，则会造成NVM的内部数据被改写，对系统控制非常危险。如果模拟模块的上电状态不定，则会造成漏电通路甚至会损坏器件。

寄存器主要是由反相器构成的，图1示意性地显示出一个寄存器的电路结构，包括多个反相器INV1～INV5、一个传输门TRN1、多个带时钟控制的反相器CINV1～CINV3。其中传输门TRN1由一个PMOS晶体管和一个NMOS晶体管串联组成。时钟信号CLK从时钟输入端C输入，在每个时钟信号CLK的上升沿，该寄存器将数据输入端D的数据送给数据输出端Q，并在一个时钟周期内锁存。

图2所示是图1中出现的反相器INV1～INV5的电路图，由一个NMOS晶体管N1和一个PMOS晶体管P2串联而成，VDD为工作电压，GND为接地，数据输出端N01为数据输入端H01电平的取反。

图3所示是图1中出现的带时钟控制的反相器CINV1～CINV3的电路图，由两个PMOS晶体管P1、P2和两个NMOS晶体管N1、N2串联而成。当时钟输入端P01为低电平且时钟输入端P02为高电平时，晶体管P1和N2导通，数据输出端N01为数据输入端H01电平的取反。如果晶体管P1和N2不能导通，则数据输出端N01为不定状态。

请参阅图4a，当图1所示寄存器的时钟输入端C上电时为低电平，那么中间结点P01为高电平，P02为低电平，带时钟控制的反相器CINV1、CINV3导通，CINV2以及传输门TRN1不导通，数据输出端Q的状态由一对首尾相接的反相器INV2和带时钟控制的反相器CINV3决定。

请参阅图4b，当图1所示寄存器的时钟输入端C上电时为高电平，那么中间结点P01为低电平，P02为高电平，带时钟控制的反相器CINV2以及传输门TRN1导通，CINV1、CINV3不导通，数据输出端Q的状态由一对首尾相接的反相器INV1和带时钟控制的反相器CINV2决定。

从图4a、图4b可知，决定寄存器初始状态的总是两个首尾相接的反相器，所以无论时钟输入端C的输入是低电平还是高电平都会使该寄存器处于稳定的初始状态。而在系统上电时时钟输入端C处于低电平还是高电平是无法控制的，所以数据输出端Q上电时的状态是随机的0或1，不可控制。即使系统中包括有上电复位电路，也要等到上电复位电路启动之后才能完成系统初始状态的设定。在上电复位电路启动之前，系统还是处于不稳定、不可控的状态。

发明内容

本发明所要解决的技术问题是提供一种设置寄存器初始状态的方法，使寄存器的具有可知、可控的初始状态。

为解决上述技术问题，本发明提供的设置寄存器初始状态的方法，所述寄存器的初始状态总是由决定反相器组所决定的；所述决定反相器组为一对首尾相接的反相器，其中的每一个反相器都称为决定反相器；所述决定反相器组直接连接、或通过一个或多个中间反相器连接所述寄存器的数据输出端；所述设置寄存器初始状态的方法为：

当要求所述寄存器在上电时的初始状态为低电平(0)，且中间反相器为单数个，则要求所述决定反相器组在上电时的初始状态为高电平(1)，则升高两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为低电平(0)，且没有中间反相器或中间反相器为偶数个，则要求所述决定反相器组在上电时的初始状态为低电平(0)，则降低两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为高电平(1)，且中间反相器为单数个，则要求所述决定反相器组在上电时的初始状态为低电平(0)，则降低两个决定反相器和每个中间反相器的阈值电压；

当要求所述寄存器在上电时的初始状态为高电平(1)，且没有中间反相器或中间反相器为偶数个，则要求所述决定反相器组在上电时的初始状态为高电平(1)，则升高两个决定反相器和每个中间反相器的阈值电压。

所述决定反相器、中间反相器为不带时钟控制的反相器或带时钟控制的反相器。