[发明专利]半导体存储器的数据输出电路和相关方法

说明书

相关申请的交叉引用

本申请要求2010年1月29日在韩国知识产权局提交的韩国专利申请No.10-2010-0008695的优先权，其全部内容通过引用合并在本文中，如同全部列出一样。

技术领域

本发明的各个实施例涉及半导体存储器，更具体而言涉及半导体存储器的数据输出电路及相关方法。

背景技术

设置在半导体存储器中用于传输数据的全局线占据相当大部分的外围电路面积。尽管正在不断开发用于最小化全局线之间的距离的技术，但是其它因素中的耦合现象阻碍了全局线之间距离的降低。

参见图1，半导体存储器现有的数据传输电路1可以包括多个读出放大器IOSA、多个全局线GIO<0:7>和多个管线锁存器。

多个读出放大器IOSA按照顺序分别接收多个数据OCT<0:7>。多个读出放大器IOSA根据由读取命令产生的信号IOSTBP来读出多个数据OCT<0:7>，并输出所读出的数据OCT<0:7>至多个全局线GIO<0:7>。

多个管线锁存器响应于由读取命令产生的另一个信号PINB，来锁存多个全局线GIO<0:7>上所加载的数据。

由于多个读出放大器IOSA根据信号IOSTBP共同地操作，因此多个数据OCT<0:7>同时被加载到多个全局线GIO<0:7>上。另外，由于多个管线锁存器根据信号PINB共同地操作，因此多个数据OCT<0:7>同时被锁存。

例如，如图2所示，当加载在相邻的全局线GIO<0:2>上的数据的相位不同时，会因相邻的全局线GIO<0:2>之间形成的耦合电容CC而导致在数据中产生耦合噪声，如图中虚线所指出的。

因此，在半导体存储器现有的数据输出电路中，耦合噪声导致数据传输特性例如数据传输速度变差。

发明内容

因此，本发明的各个示例性实施例可以提供一种半导体存储器的数据输出电路，其能够减少耦合噪声，并因此提高其数据传输特性。

为达到上述优点并根据本发明的目的，如在此处作为实施例并被概述的那样，本发明的一个示例性方面可以提供一种半导体存储器的数据输出电路，包括：多个全局线；读出放大器模块，被配置为在不同的定时将多个数据输出至所述多个全局线；管线锁存器模块，被配置为在不同的定时锁存经由所述多个全局线而传输的所述多个数据；以及控制单元，被配置为利用地址信号来控制所述多个数据从所述读出放大器模块输出的定时和所述管线锁存器模块的锁存定时。

在另一个示例性方面，一种半导体存储器的数据输出电路可以包括：读出放大器模块，被配置为响应于具有不同激活定时的第一控制信号对，来读出第一数据组和第二数据组；多个全局线，被配置为传输由所述读出放大器模块所读出的所述第一数据组和所述第二数据组；管线锁存器模块，被配置为响应于具有不同激活定时的第二控制信号对，来锁存经由所述多个全局线传输的所述第一数据组和所述第二数据组；以及控制单元，被配置为利用地址信号来产生所述第一控制信号对和所述第二控制信号对。

在又一个示例性方面，一种半导体存储器的数据输出电路可以包括：读出放大器模块，被配置为在相同的定时读出第一数据组和第二数据组，并响应于具有不同激活定时的第一控制信号对来输出所读出的第一数据组和第二数据组；多个全局线，被配置为传输从所述读出放大器模块输出的所述第一数据组和所述第二数据组；管线锁存器模块，被配置为响应于具有不同激活定时的第二控制信号对，来锁存经由所述全局线传输的所述第一数据组和所述第二数据组；以及控制单元，被配置为利用地址信号来产生所述第一控制信号对和所述第二控制信号对。

本发明的各个示例性方面还可以提供一种半导体存储器的数据输出电路中处理数据的方法。所述方法可以包括以下步骤：将多个数据分类为第一数据组和第二数据组；响应于具有不同激活定时的第一控制信号对来读出所述第一数据组和所述第二数据组；经由多个全局线将所读出的第一数据组和第二数据组传输至管线锁存器模块；以及响应于具有不同激活定时的第二控制信号对来锁存所传输的第一数据组和第二数据组。

本发明的其他目的和优点将在以下的描述中提出一部分，并且一部分将会从描述中明显了解或者可以通过实施本发明来获悉。借助于尤其在权利要求书中所指出的元件和组合将会实现和达成本发明的目的和优点。

将会理解的是，以上的概述和以下的详细描述仅仅是示例性和说明性的，并非如同权利要求书那样限制本发明。

附图说明