[发明专利]基于FPGA和SDRAM的高清数字视频帧同步的系统

说明书

技术领域

本发明涉及的是数字视频信号的帧同步处理，具体是一种基于FPGA和SDRAM的高清数字视频帧同步的系统。

背景技术

在电视系统中，信号来源多种多样，如摄像机、转播车、卫星接收机、录像机等，由于他们的时间基准各不相同，如果在进行多路信号混合切换前不做帧同步处理，就容易出现图象抖动现象，影响播出图像质量。帧同步处理就是把输入的视频信号与本地的系统同步信号同步，防止切换时图像抖动。

传统的标清数字信号帧同步通常采用FPGA+FIFO的方式，用两片FIFO存储一帧标清视频(10.8Mbit)，通过FPGA控制时序分时读写两片FIFO实现帧同步。随着高清电视的普及，如果高清数字信号帧同步还采用传统方法，由于高清数字视频的一帧数据为59.4Mbit，那么就需要更大规模的FIFO来储存数据。FIFO的成本很高(相对SDRAM来说)，这样一来不但大大增加了成本，而且如果采用多片FIFO级联的方式，FPGA的时序控制也会变得复杂。SDRAM具有高速、大容量等优点，是一种具有同步接口的高速动态随机存储器。它的同步接口和内部流水线结构允许存储外部高速数据。所以有必要选择SDRAM代替FIFO与FPGA共同完成高清数字信号帧同步的功能。

发明内容

针对上述问题，本发明提出了一种基于FPGA和SDRAM的高清数字视频帧同步的系统。本发明将视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号通过FPGA控制时序分时从SDRAM中依次读出帧图像并显示。

其具体技术方案为：本发明采用的系统建立在FPGA的基础上，包括音频解串模块，输入同步控制模块，SDRAM控制器模块，输出同步控制模块，加嵌输出模块。其中所述的音频解串模块、输入同步控制模块、SDRAM控制器模块、输出同步控制模块、加嵌输出模块依次串联，SDRAM控制器模块同时还与SDRAM连接。各模块具体功能如下：

音频解串模块，用于将输入的串行数字音频解串成24bit并行数据，该模块输出端连接到输入同步控制模块。

输入同步控制模块，内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两个FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit(其中60bit为视频，4bit为音频)。该模块输出端连接到SDRAM控制器模块。

SDRAM控制器模块，核心部分是一个SDRAM命令状态机，用于控制对SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作。SDRAM控制器模块是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时模块以及突发长度模块几个部分。该模块输出端连接到输出同步控制模块。

输出同步控制模块，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时从SDRAM中读出两行视频数据。该模块输出端连接到加嵌输出模块。

加嵌输出模块，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。

高清数字视频信号是位宽20bit、时钟74.25MHz的数据流。在存入SDRAM前，将连续三点数据组合成60bit的数据暂存到FPGA内部的行缓冲FIFO，存满一行后，将一整行的数据一起写入SDRAM中，写时钟仍采用74.25M，由于数据位宽为原来的3倍，所以所用时间仅为原来的1/3，同理读出整行数据的时间也为原来的1/3，剩下1/3的时间可以用来进行刷新、激活、预充电等操作。SDRAM的工作频率较低，为74.25MHz，可有效的避免高频率时钟引起的时序问题，本发明采用两片位宽32bit的SDRAM并联，将位宽扩展为64bit。也可采用一片位宽64bit的SDRAM。

两片SDRAM中可同时保存四帧视频，可以对连续四帧视频进行操作。

还可以对音频数据进行帧同步，SDRAM中还有4bit用来存储音频数据，可以实现音频的同步、延时等操作。

其中所述的SDRAM的存取数据接口宽度为视频流的3倍，因此SDRAM的存取时钟采用与视频流相同的时钟，就能完成相同的数据吞吐量。

本发明的有益效果是：用两片SDRAM做帧存储器，用FPGA实现数字视频的帧同步逻辑控制。同时还可以实现音频的帧同步，以及音频延时等功能。由于本设计基于FPGA，SDRAM控制器的参数可以根据需要定制，所以能兼容不同型号的SDRAM，控制灵活且开发周期短，SDRAM相比常用的FIFO来说成本大幅降低，所以开发成本很低。

附图说明

下面结合附图和具体的实施方式对本发明做进一步的描述。