[发明专利]基于FPGA和SDRAM的高清数字视频帧同步的系统有效
| 申请号： | 201010564357.4 | 申请日： | 2010-11-29 |
| 公开（公告）号： | CN102025889A | 公开（公告）日： | 2011-04-20 |
| 发明（设计）人： | 程鹏;常明亮 | 申请（专利权）人： | 大连捷成实业发展有限公司 |
| 主分类号： | H04N5/04 | 分类号： | H04N5/04;H04N5/08;H04N7/015 |
| 代理公司： | 大连东方专利代理有限责任公司 21212 | 代理人： | 李猛 |
| 地址： | 116023 辽*** | 国省代码： | 辽宁;21 |
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| 摘要： | |||
| 搜索关键词： | 基于 fpga sdram 数字视频 同步 系统 | ||
1.一种基于FPGA和SDRAM的高清数字视频帧同步的系统，其特征在于：建立在FPGA的基础上，包括音频解串模块(1)，输入同步控制模块(2)，SDRAM控制器模块(3)，输出同步控制模块(4)，加嵌输出模块(5)；其中所述的音频解串模块(1)、输入同步控制模块(2)、SDRAM控制器模块(3)、输出同步控制模块(4)、加嵌输出模块(5)依次串联，SDRAM控制器模块(3)同时还与SDRAM连接；视频图像以帧为单位依次存储到SDRAM的存储单元，在存储了预定数量的视频帧图像后，按照指定的同步信号从SDRAM中依次读出帧图像并显示；
所述的音频解串模块(1)，将输入的串行数字音频解串成24bit并行数据，该模块输出端连接到输入同步控制模块(2)；
所述的输入同步控制模块(2)，内建两个行缓冲FIFO，采用乒乓操作，将输入视频用两个FIFO分时缓存两行视频数据，同时将位宽由20bit扩展为64bit，该模块输出端连接到SDRAM控制器模块(3)；
所述的SDRAM控制器模块(3)，核心部分是一个SDRAM命令状态机，控制对SDRAM的访问，从而实现对数据流的读写，以及对SDRAM的刷新操作；SDRAM控制器模块(3)是整个系统的核心部分，可划分为控制接口模块，地址生成模块，CAS延时模块以及突发长度模块几个部分；该模块输出端连接到输出同步控制模块(4)；
输出同步控制模块(4)，内建两个行缓冲FIFO，采用乒乓操作，用两个FIFO分时从SDRAM中读出两行视频数据，该模块输出端连接到加嵌输出模块(5)；
加嵌输出模块(5)，根据系统同步信号，将从SDRAM中读出的视频加嵌输出。
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