[发明专利]双端口静态随机存取存储器的单元结构

说明书

技术领域

本揭示涉及静态随机存取存储器(SRAM)，特别是双端口静态随机存取存储器的单元结构。

背景技术

在深次微米集成电路技术中，嵌入式静态随机存取存储器(static random access memory，以下简称为SRAM)装置成为高速通信、影像处理和系统单芯片(system-on-chip，SOC)产品的常用存储单元。举例而言，双端口(dual port，DP)SRAM装置允许平行运算，如一周期内1R(读)1W(写)或2R(读)，并因此具有比单端口SRAM高的频宽。在缩减特征尺寸和增加封装密度的先进科技中，单元结构的低负载和高速为嵌入式存储器和系统单芯片产品的重要因素。具有短位线(BL)的薄式SRAM单元结构在位线RC延迟上提供更好的性能。尽管如此，薄式单元结构遭遇一些问题，包括数据节点漏损、下拉(pull-down，PD)/沟道栅(pass-gate，PG)装置和电流群聚的匹配等等。双端口SRAM的特殊操作模式(平行运算)要求更多的下拉驱动能力以足以提供ON操作模式的2个端口。这更进一步需要设置给静态噪声容限(static noise margin，以下简称为SNM)的双倍贝他比(beta ratio)。就此点而论，下拉装置的宽度将大约为单端口单元的两倍。考虑合理的SNM，在双端口单元上的下拉和沟道栅装置之间的装置宽度比大约为2～4。此导致下拉装置的漏极端的L形或T形布局，并因此可能遭遇上述问题。所以希望有新的结构和方法以设法解决上述议题。

发明内容

为克服上述现有技术的缺陷，本揭示提供双端口静态随机存取存储器(static random access memory，以下简称为SRAM)单元的一实施例。双端口SRAM单元包括用以数据存储的交叉耦合的第一和第二反相器，每一个反相器包括一上拉装置(PU)和多个下拉装置(PDs)；与上述2个交叉耦合的反相器配置在一起的多个沟道栅装置；以及用以读取和写入的与多个沟道栅装置(PGs)耦合的至少2个端口，其中每个上拉装置、下拉装置和沟道栅装置包括一鳍式场效晶体管(fin field-effect transistor，以下简称为FinFET)；SRAM单元中下拉装置数量和SRAM单元中沟道栅装置数量之间的比值大于1，且SRAM单元中的FinFET数量等于或大于12。

本揭示同时提供双端口SRAM单元的另一实施例。此SRAM单元包括具有2个上拉装置(PUs)的第一FinFET组，配置为形成第一和第二交叉耦合反向器的第一数量个下拉装置(PDs)；具有配置为形成至少2个端口的第二数量个沟道栅装置的第二FinFET组，其中第一数量和第二数量之间的比值大于1。

本揭示同时提供双端口SRAM单元的另一实施例。此双端口SRAM单元包括具有第一上拉晶体管(PU1)和多个第一下拉晶体管组(PDs)的第一反向器；具有第二上拉晶体管(PU2)和第二下拉晶体管组的第二反向器，第二反向器与第一反向器交叉耦合；与第一和第二反向器耦合以形成第一端口的第一沟道栅晶体管(PGs)；以及与第一和第二反向器耦合以形成第二端口的第二沟道栅晶体管，其中每个下拉装置和沟道栅装置包括一n型FinFET(nFinFET)且每个上拉晶体管包括一p型FinFET(pFinFET)，以及SRAM单元中下拉装置数量和沟道栅装置数量之间的比值大于1。

在本揭示的一例子中，鳍式主动特征为直线且一些鳍式主动特征为长的以形成二个FinFET，例如下拉装置和/或沟道栅装置，以提供在较广操作电压范围(从最高到最低的Vdd操作)下的沟道栅装置和下拉装置之间更好的装置轨迹/匹配。在另一实施例中，有源区的简单形状解决下拉装置电流群聚问题以及微影技术邻近效应。在另一个较低操作电压的例子中，为了单元稳定性，达成较高的贝他比并且提供更好的静态噪声容限(SNM)。

附图说明

图1所示为根据一实施例中本揭示各方面所绘制的双端口SRAM装置示意图；

图2所示为根据在另一实施例中本揭示各方面所绘制的双端口SRAM装置示意图；

图3所示为根据在另一实施例中本揭示各方面所绘制的双端口SRAM装置示意图；

图4和图5所示为根据一实施例中本揭示各方面所绘制的双端口SRAM装置俯视图；

图6和图7所示为根据各实施例中本揭示各方面所绘制的一部分双端口SRAM装置的俯视图；

图8-图16和图18-图19所示为根据各实施例中本揭示各方面所绘制的双端口SRAM装置或其中一部分的俯视图；