[发明专利]双端口静态随机存取存储器的单元结构

权利要求书

1.一种静态随机存取存储器(SRAM)单元包括：

第一反相器和第二反相器，此第一反相器和此第二反相器交叉耦合用以数据存储，每一个反相器包括一上拉装置和多个下拉装置；

多个沟道栅装置，其与上述二个交叉耦合的此第一和此第二反相器配置在一起；以及

至少二个端口，其与多个沟道栅装置耦合用以读取和写入，其中：

每个上拉装置、下拉装置和沟道栅装置包括一鳍式场效晶体管(FinFET)，

SRAM单元中下拉装置的数量和SRAM单元中沟道栅装置的数量之间的一比值大于1，以及

SRAM单元中鳍式场效晶体管的数量等于或大于12。

2.如权利要求1所述的SRAM单元，其中每个鳍式场效晶体管包括顶部为第一宽度且侧壁部分为第二宽度的一沟道，此第一宽度小于此第二宽度，且此SRAM单元更进一步包括形成于多个鳍式有源区之上的多个鳍式场效晶体管。

3.如权利要求1所述的SRAM单元，其中此比值为3/2、2和5/4其中之一。

4.如权利要求1所述的SRAM单元，包括：

一第一上拉装置(PU1)、一第一下拉装置(PD11)、一第二下拉装置(PD12)以及一第三下拉装置(PD13)，配置为形成此第一反相器，其中此第一上拉装置(PU1)、此第一下拉装置(PD11)、此第二下拉装置(PD12)和此第三下拉装置(PD13)的漏极电气连接在一起以形成一第一漏极节点；

一第二上拉装置(PU2)、一第四下拉装置(PD21)、一第五下拉装置(PD22)以及一第六下拉装置(PD23)，配置为形成此第二反相器，其中此第二上拉装置(PU2)、此第四下拉装置(PD21)、此第五下拉装置(PD22)和此第六下拉装置(PD23)的漏极电气连接在一起以形成一第二漏极节点；

一第一沟道栅装置(PG1)和一第二沟道栅装置(PG2)，配置为形成一第一端口，其中：

此第一沟道栅装置(PG1)的一第一漏极电气连接至此第一端口的一位线，

此第二沟道栅装置(PG2)的一第二漏极电气连接至此第一端口的一反相位线，

此第一沟道栅装置(PG1)的一第一源极电气连接至此第一漏极节点，以及

此第二沟道栅装置(PG2)的一第二源极电气连接至此第二漏极节点；以及

一第三沟道栅装置(PG3)和一第四沟道栅装置(PG4)，配置为形成一第二端口，其中：

此第三沟道栅装置(PG3)的一第三漏极电气连接至此第二端口的一位线，

此第四沟道栅装置(PG4)的一第四漏极电气连接至此第二端口的一反相位线，

此第三沟道栅装置(PG3)的一第三源极电气连接至此第一漏极节点，以及

此第四沟道栅装置(PG4)的一第四源极电气连接至此第二漏极节点。

5.一种静态随机存取存储器(SRAM)单元包括：

一第一鳍式场效晶体管(FinFET)组，其具有二个上拉装置和第一数量个下拉装置，将此上拉装置和此下拉装置配置为形成交叉耦合的第一反相器和第二反相器；以及

一第二鳍式场效晶体管组，其具有第二数量个沟道栅装置，将此沟道栅装置配置为形成至少二个端口，其中此第一数量比此第二数量大。

6.如权利要求5所述的SRAM单元，其中

此第一反相器包括此下拉装置的第一子集，其中此下拉装置的此第一子集的漏极借由硅化物、长接触窗线和上述二者组合的其中之一电气连接在一起；以及

此第二反相器包括此下拉装置的第二子集，其中此下拉装置的此第二子集的漏极借由硅化物、长接触窗线和上述二者组合的其中之一电气连接在一起。

7.如权利要求5所述的SRAM单元，更进一步包括：

字线，其分别连接至此沟道栅装置的栅极；以及

位线，其分别连接至此沟道栅装置的漏极，其中此字线的第一长度和此位线的第二长度之间的比值约大于3.5∶1。

8.如权利要求7所述的SRAM单元，更进一步包括二Vss电源线和一Vdd电源线，其中此Vss电源线、此Vdd电源线和此位线形成于一第一金属层并且朝向一第一方向，以及此字线形成于在此第一金属层之上的一第二金属层，且此第二金属层朝向不同于此第一方向的一第二方向，其中此Vdd电源线和此Vss电源线中至少一电源线配置于二位线之间以屏蔽噪声。