[发明专利]半导体存储器件和调整内部时钟与命令之间的时序的方法

说明书

相关申请的交叉引用

本申请要求2010年2月25日提交的韩国专利申请No.10-2010-0017385的优先权，其全部内容通过引用并入本文中。

技术领域

本发明的示例性实施例涉及半导体存储器件，更具体而言涉及用于容易地在存储器件的减速模式(gear down mode)下调整内部时钟与命令之间的时序的技术。

背景技术

诸如DDR4存储器件的下一代半导体存储器件可以利用下文所述的减速模式。

DDR4存储器件的目标操作速度为3200Mbps。在这种高速操作中，可能难以在确保命令与时钟之间的建立/保持余量(setup/hold margin)的同时实现高效能。因此，存储器件可以使用频率降低至数据时钟(CK，CK#)的频率的一半的内部时钟。这种模式称为减速模式。

使用减速模式可增加内部时钟的脉宽，这是因为内部时钟的频率降低到了数据时钟的频率的一半。因此，可以对高达16000Mpbs存储器件的级别确保建立/保持余量。然而，由于内部时钟不是全速率时钟，因此可能丢失关于命令与时钟之间的关系的信息。因此，为了补偿有关于命令与时钟之间的关系的信息的丢失，可能需要调整内部时钟与命令之间的时序。

图1是说明存储器件的初始上电后的减速模式的时序图。

存储器件可以在内部时钟INTERNAL_CLK的频率为数据时钟CK和CK#的频率的一半的减速模式下开始上电。在存储器件上电之后，复位信号RESET#可以被去激活为高电平，并且时钟使能信号CKE可以被激活为高电平。这种情况可以表示选中了存储器件内部的存储列(rank)。在由模式寄存器设置来设置存储器件之前，必须知道与数据时钟CK和CK#相比内部时钟INTERNAl_CLK在哪个边沿对齐，且必须知道内部时钟INTERNAL_CLK与命令在哪个边沿对齐。可以利用同步脉冲来获得这些信息。

可以经由用于输入芯片选择信号CS#的焊盘来施加同步脉冲。

发明内容

本发明的一个实施例涉及一种用于在存储器件的减速模式下调整内部时钟与命令之间的时序的方法。

根据本发明的一个示例性实施例，一种在存储器件的减速模式下调整存储器件的内部时钟与命令之间的时序的方法包括以下步骤：在内部时钟的上升沿和下降沿处检测同步脉冲；和根据检测结果来调整存储器件的内部时钟与命令之间的时序。

根据本发明的另一个示例性实施例，一种半导体存储器件包括：检测单元，被配置为在减速模式下所使用的内部时钟的上升沿和下降沿处检测同步脉冲；和传送单元，被配置为将检测单元的检测结果传送至存储控制器。

根据本发明的另一个示例性实施例，一种存储系统包括：存储器件，包括被配置为在减速模式下所使用的内部时钟的上升沿和下降沿处检测同步脉冲的检测单元和被配置为传送检测单元的检测结果的传送单元；和存储控制器，被配置为响应于从存储器件的传送单元传送的检测结果，来调整存储器件的内部时钟与要施加至存储器件的命令之间的时序。

根据本发明的另一个示例性实施例，一种半导体存储器件包括：检测单元，被配置为在减速模式下所使用的内部时钟的上升沿和下降沿处检测同步脉冲；和内部时钟调整单元，被配置为响应于检测单元的检测结果，来调整内部时钟的时序。

附图说明

图1是说明用于在存储器件的初始上电之后处理减速模式的方法的时序图。

图2A和2B表示当同步脉冲具有与内部时钟的半个周期相对应的脉宽时，同步脉冲与内部时钟之间的关系。

图3表示根据本发明的一个实施例的通过使用内部时钟来检测同步脉冲的方法。

图4是根据本发明的一个实施例的存储系统的结构图。

图5是根据本发明的另一个实施例的存储系统的结构图。

图6是根据本发明的另一个实施例的存储系统的结构图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是本发明可以用不同的方式实施，并且不应当解释为限于本文所提出的实施例。确切地说，提供这些实施例是为了更充分和彻底地公开，并且向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部件。

图2A和图2B表示在同步脉冲SYNC_PULSE具有与内部时钟INTERNAL_CLK的半个周期相对应的脉宽的情况下，同步脉冲SYNC_PULSE与内部时钟INTERNAL_CLK之间的关系。