[发明专利]集成电路元件、半导体元件以及半导体工艺

说明书

技术领域

本发明涉及堆叠式集成电路(stacked integrated circuit)，且特别涉及应用在三维堆叠技术(three-dimensional stacking technology)的硅穿孔结构及其制作方法。

背景技术

三维的晶片对晶片、芯片对晶片、或是芯片对芯片的垂直堆叠技术的目标是垂直堆叠多层有源元件，例如处理器(processor)、可编程元件(programmable device)以及存储器元件，以缩短平均导线长度(average wire length)，进而减少内连线的RC延迟(RC delay)以及增加系统效能。在单一晶片上或是在芯片对晶片的垂直堆叠结构中的三维内连线所面临的主要挑战是穿硅导孔(through-silicon via，TSV)，其提供高阻抗信号(high impedance signal)一信号路径，以使其自晶片的一侧横越晶片而到达晶片的另一侧。穿硅导孔通常填满导电材料且完全贯穿层状结构以接触并连接接合层的其他的穿硅导孔以及导体。一般而言，因为铜的电阻低于大部分常用的金属的电阻且具有较高的载流量(current carrying capacity)，因此，铜已成为作为穿硅导孔金属化的金属选项。这些特性对于在高度集成化且高元件速度的情况下提高电流密度是相当重要的。再者，铜的导热性佳且纯度高。制作穿硅导孔是用于三维堆叠技术的其中一种主要技术。因此，业界致力于形成无孔洞的结构(void-free feature)。以前会以铜电镀工艺填满具有高深宽比(aspect ratio)的穿硅导孔(深宽比大于3∶1)，然后进行移除材料的工艺(例如化学机械研磨工艺)，以平坦化并从晶片的顶面移除额外的金属或是过度沉积层(overburden)，且仅留下在穿硅导孔中的导电材料。沉积在晶片的顶面或是晶片表面的场区(field region)上的某些过度沉积层将使化学机械研磨工艺的时间拉长。再者，铜电镀工艺常会制作出导电插塞(conductive plug)具有缺陷(例如孔洞或是裂缝)的穿硅导孔。在制作电子元件的过程中，孔洞或是裂缝可能会导致一连串的问题。

发明内容

为克服现有技术中的缺陷，本发明一实施例提供一种集成电路元件，包括一半导体基板，具有一正面与一背面，且一集成电路组件形成于正面上；一层间介电层，形成于半导体基板的正面上；一接触插塞，形成于层间介电层中并电性连接集成电路组件；以及一导孔结构，形成于层间介电层中并延伸穿过半导体基板，其中导孔结构包括一金属层、围绕金属层的一金属籽晶层、围绕金属籽晶层的一阻障层、以及位于金属层与金属籽晶层之间的一阻挡层，阻挡层包括镁、铁、钴、镍、钛、铬、钽、钨或镉的至少其中之一。

本发明一实施例提供一种半导体元件，包括一半导体基板，具有一正面与一背面，且一集成电路组件形成于正面上；一层间介电层，形成于半导体基板的正面上；一接触插塞，形成于层间介电层中并电性连接集成电路组件；以及一导孔结构，形成于层间介电层中并延伸穿过半导体基板，其中导孔结构包括一铜层、围绕铜层的一铜籽晶层、围绕铜籽晶层的一阻障层、以及位于铜层与铜籽晶层之间的一锰层，导孔结构包括一暴露于半导体基板的背面的端部。

本发明一实施例提供一种半导体工艺，包括提供一半导体基板，其具有一正面与一背面；形成一由半导体基板的正面延伸入至少部分半导体基板中的开口，其中开口的深宽比大于；于开口中形成一金属籽晶层，其中金属籽晶层包括相邻于开口的侧壁的一侧壁部分以及相邻于开口的底部的一底部部分；于至少部分的金属籽晶层的侧壁部分上形成一阻挡层；以及于阻挡层与金属籽晶层上镀一金属层，以填满开口，其中阻挡层包括镁、铁、钴、镍、钛、铬、钽、钨或镉的至少其中之一。

本发明可大幅减少镀铜以及后续的研磨工艺所耗费的时间，进而减少三维堆叠的集成电路的制作成本。

附图说明

图1至图7示出本发明一实施例的穿硅导孔工艺的剖面图。

图8至图10示出本发明一实施例的使用穿硅导孔结构的三维堆叠工艺的剖面图。

其中，附图标记说明如下：

10～基板、半导体基板；

10a～正面；

10b～背面；

10”～薄化基板；

10b”～背面；

12～介电层、层间介电层；

14～接触插塞；

16～硬掩模层；

18～开口、穿硅导孔开口；

18a～侧壁；

18b～底部；

20～保护层；

22～阻障层；