[发明专利]半导体装置

说明书

相关申请的交叉引用

本申请主张2009年11月17日申请的韩国专利申请案第10-2009-110926号的35U.S.C.§119的优先权，其全部内容以引用的方式并入本文中。

技术领域

本发明总体涉及半导体装置的制造，且尤其涉及高压MOS晶体管的制造。

背景技术

基于平面扩散技术的横向双扩散式MOS(LDMOS)晶体管一般用作高压MOS晶体管。归因于与双极型晶体管相比的较高输入阻抗，LDMOS晶体管可实现高功率增益及/或较简单的栅极驱动电路。由于LDMOS晶体管为单极装置，因此其在被关断时有利地展现出很小或者没有时间延迟。时间延迟通常源自积累的疏水载流子。

图1为说明现有LDMOS晶体管的横截面图。图式说明具有N沟道的两个LDMOS晶体管，其以左右对称结构排列于衬底之上，块体拾取区位于中央。

参看图1，现有LDMOS晶体管包括：N型深阱12，其形成在P型衬底11之上以贯穿整个区具有均匀杂质掺杂浓度；N型阱14及P型阱16，彼此相距预定距离而安置于N型深阱12中；N型源极区17及P型块体拾取区18，形成在P型阱16中；N型漏极区15，其形成在N型阱14中；栅电极20，形成在源极区17与漏极区15之间；及绝缘层21，其插入于栅电极20与衬底11之间。绝缘层21包括栅极绝缘层19及场氧化物层13。

针对高压MOS晶体管的设计考虑包括最小化比导通电阻(RSP)，同时维持高击穿电压(BV)可为需要的。

为了改良具有上文所描述的结构的LDMOS晶体管中的击穿电压，应在N型深阱12或漂移区(D)中减小杂质掺杂浓度。栅电极20与P型阱16重叠的区域充当沟道区C，而自沟道区C的末端至N型漏极区15的区域为漂移区D。

当在N型深阱12或漂移区D中降低杂质掺杂浓度以便保证足够高的击穿电压时，比导通电阻增加，由此不利地影响LDMOS晶体管的操作电流特性。相反地，当在N型深阱12或漂移区D中增加杂质掺杂浓度以便保证合适的操作电流特性时，可能不利地影响击穿电压特性。换言之，关于N型深阱12或漂移区D的杂质掺杂浓度，可折衷考虑击穿电压特性及操作电流特性。因此，期望保证适合于高压MOS晶体管的击穿电压特性与操作电流特性两者。

发明内容

本发明的一或多个方面针对一种半导体装置，其展现适合于用作高压半导体装置的击穿电压特性与操作电流特性两者。

本发明的各种其它目的、特征及优点可通过以下描述得以理解，且将自本文中所描述的本发明的若干实施例变得易明白。

根据本发明的一方面，可提供一种半导体装置以包括第二导电类型的深阱、第一导电类型的第一阱及栅电极。第二导电类型的深阱可形成在衬底上方以包括第一离子注入区及第一扩散区。第一导电类型的第一阱可形成在第二导电类型的深阱中且与第一扩散区接触。栅电极可形成在衬底上方以延伸跨越第一离子注入区与第一扩散区两者的部分，且可使其一个端部与第一导电类型的第一阱的一部分重叠。第一扩散区可具有如下的杂质掺杂浓度：在第一离子注入区与第一扩散区之间的界面处最高，且随着第一扩散区移动远离第一离子注入区与第一扩散区之间的界面而降低。

半导体装置可进一步包括第二导电类型的内埋杂质层，第二导电类型的内埋杂质层形成在第二导电类型的深阱下。第二导电类型的内埋杂质层可具有均匀杂质掺杂浓度。

第二导电类型的内埋杂质层的均匀杂质掺杂浓度可高于在第一离子注入区与第一扩散区之间的界面处的第二导电类型的深阱的杂质掺杂浓度。

半导体装置可进一步包括第一导电类型的块体拾取区，第一导电类型的块体拾取区配置在第一导电类型的第一阱中。第一扩散区的杂质掺杂浓度可在第一导电类型的块体拾取区下的第一扩散区的部分中最低。

可经由杂质离子注入工艺来形成第一离子注入区。可通过在第一离子注入区的一部分中扩散所注入杂质来形成第一扩散区。

半导体装置可进一步包括：绝缘层，其插入于衬底与栅电极之间；第二导电类型的源极区，其配置在第一导电类型的第一阱中且邻近栅电极；第二导电类型的漏极区，其配置在第一离子注入区中且与栅电极隔开；及第二导电类型的第二阱，其配置在第一离子注入区中以围绕第二导电类型的漏极区。

半导体装置可进一步包括第二导电类型的内埋杂质层，第二导电类型的内埋杂质层包括形成在第一离子注入区下的第二离子注入区及形成在第一扩散区下形成的第二扩散区。第二扩散区可具有随着其移动远离第二离子注入区与第二扩散区之间的界面而降低的杂质掺杂浓度。

第二离子注入区可具有比第一离子注入区的杂质掺杂浓度高的杂质掺杂浓度。