[发明专利]在一个引线框封装内将互连板贴装到半导体晶片上的方法

说明书

技术领域

本发明主要涉及电子系统封装领域，特别涉及半导体夹片的封装方法。

背景技术

功率半导体夹片的封装尺寸不断缩小、寄生阻抗不断降低，是当今市场上持续追求的目标。以下简要叙述了一些相关成果。

图A表示一种原有技术，其中封装的两个MOSFET半导体夹片，都具有接合线连接到其源极和栅极电极上。尽管有关的组装工艺很简单，但是每个封装上接合线的数量却受到封装尺寸的限制，原因是引线接合工具的尺寸很大，以及引线接合的技术局限——例如，接合线不应相互交叉。此外，接合线的小横截面会产生很高的连接阻抗(电阻和电感)，这反而会降低器件的额定电流，有时也会限制器件的工作频率。

在美国专利号为6,040,626的2000年3月21日授权的Cheah等人发明的名为“半导体封装”的专利，如图B所示，介绍了用于源极电气连接的夹片接合。半导体封装110包含一个底板部分13以及端子12a、12b。半导体封装110还包含一个由可塑材料制成的外壳22。横梁部分34整体形成一个浮动元件，该元件从平板部分30的一个侧边延伸到端子12b。金属化区域19定义了MOSFET晶片16的栅极。半导体晶片16包含一个金属化区域18，为半导体晶片16的顶面定义一个连接区。金属化区域19通过引线接合20，电耦合到端子12b上。因此，美国专利6,040,626采用的是一种到MOSFET晶片16顶面上的混合连接，也就是说，低阻抗的平板部分30用于连接到源极上，引线接合20用于连接到栅极19上。栅极滑道(或总线)19a将栅极金属化区域19耦合到晶片16表面的源极区。平板部分30最好是在栅极滑道19a最外面的部分上方横向延伸。而且，平板部分30最好在栅极滑道19a上方延伸并尽可能多地覆盖栅极滑道19a，这样可以获得更好的性能。在芯片接合时，由于它的横截面较大，连接阻抗较低，因此，额定电流很高，器件的工作频率可能也很高，又因为每个芯片都需要两个内部连接，小型芯片在封装过程中难以控制、排列和定位，因此它很难应用在小封装尺寸上。

在美国专利号为6,689,642的2004年2月10日授权的Fukuda等人发明的名为“半导体器件及其制备方法”的专利，如图C所示，提出了一种双引线框结构，以及在功率MOSFET中的组装方法，从而降低其导通状态电阻，并提高其生产效率。该半导体封装含有一个下框4以及一个上框7，下框4具有一个顶盖2，用于固定半导体芯片以及对应的外部引线3d和3g，半导体芯片固定在顶盖上，上框7具有一个连接电极6，固定在电流通过电极5上，电流通过电极5形成在半导体芯片及其对应的引线3s，以及树脂模型的顶面上。这个双框结构具有相对低的导通状态电阻，以及良好的生产效率。用一种铜材料单独冲出下框4。下框4具有一个位于其中心的顶盖2，三个外部引线3d与顶盖2结合成为一个元件，从顶盖2延伸到外框9，另一个电极的外部引线3g的一端靠近顶盖2，另一端连接到外框9上。圆形导孔12形成在下框4的外框9的两侧边缘上，每一侧的间隔都是固定的。这些导孔用于在制备过程中定位，并且一个间距一个间距地传输。一个用于定位上框7和下框4的方形定位导孔，沿下框的外框的顶部边缘，形成在每个圆形导孔12附近。将圆形导孔12放置在对应连接顶盖2的中心的连线处，沿下框4的外框9的底部边缘具有固定的间隔。两个顶盖2及其对应的外部引线3d形成在一个单元面积14中，被外框9包围着。在导孔12的顶行和底行之间，下框4具有3×20的矩阵单元面积14。因此，一个下框4具有60个单元面积和120个顶盖2，用于固定半导体芯片。然后通过晶片接合，将半导体芯片固定在下框4的单元面积14中的每个顶盖2上。也就是说，利用一种晶片接合装置，通过由焊料或银浆制成的预处理，将功率MOSFET裸片等半导体芯片固定在下框4的顶盖2上。在该过程中，顶部和底部边缘中的导孔12用于定位顶盖2，以及一次一个间距地传输下框4。最后，下框4所有的顶盖2上都固定着一个半导体芯片。就像在下框4中那样，圆形导孔12也形成在上框7的外框9的两侧边缘处，每边都有固定间隔。这些导孔用于定位，以及在制备过程中一个间距一个间距地传输。一个用于定位上框7和下框4的方形定位导孔，沿上框7的外框9的顶部边缘，形成在每个圆形导孔12附近。这两个定位导孔具有相同的尺寸和形状。两个连接电极6及其对应的外部引线3s形成在一个单元面积14中，被外框9包围着。尽管，双引线框结构也可以提供很高的器件额定电流，以及较低的连接阻抗，但这需要复杂的组装过程。该组装过程需要专用的机械设备或人工组装，这大大增加了成本，并/或减少了产量。