[发明专利]一种鉴频鉴相电路及其应用于锁相环的方法

说明书

技术领域

本发明涉及模拟锁相环电路领域，具体的涉及一种应用于锁相环电路中的鉴频鉴相电路及该鉴频鉴相电路应用于锁相环的方法。

背景技术

锁相环(PLL-Phase Locked Loop)是模拟及数模混合电路中基本并非常重要的一个模块。由锁相环构成的间接式频率合成器在无线通信领域发挥了非常重要的作用。锁相环是一个相位误差控制系统，通过比较输入信号和压控振荡器输出信号之间的相位差，产生误差控制电压，调整压控振荡器的频率，以达到与输入信号同频。高性能的锁相环必须满足高速、高稳定性和低功耗的要求。

通常，一个电荷泵锁相环(PLL)电路包括一个鉴频鉴相器(Phase Frequency Detector，PFD)，一个电荷泵(Charge Pump，CP)，一个低通滤波器(Low Pass Filter，LPF)，一个压控振荡器(Voltage-Controlled Oscillator，VCO)及分频器(Divider，DIV)，如图1所示。鉴频鉴相器PFD侦测输入参考时钟信号F_ref与压控振荡器VCO输出时钟信号之间的相位差。电荷泵CP根据鉴频鉴相器PFD的输出，通过两个匹配的镜像电流I₁和I₂对低通滤波器LPF进行冲电或放电，压控振荡器VCO随低通滤波器LPF上电压的变化而改变输出时钟的频率。整个电路形成反馈结构，最终使得输出时钟经分频器后的频率和相位等于输入参考时钟。

如图2所示为现有的一种鉴频鉴相器PFD的典型电路图，该电路包括两个D触发器D1和D2、一与门和一缓存器，其中复位信号RST1为外部复位信号，F_ref为输入参考频率，F_FB为输出频率经分频器DIV后的反馈频率，该鉴频鉴相器电路检测反馈频率F_FB和输入参考频率F_ref的相位差，该相位差信息输入至电荷泵电路进行频率和相位的调整。

在上述现有的鉴频鉴相器PFD的电路结构下，若电荷泵CP是理想的，则上述电荷泵锁相环具有无限的环路直流增益，若不考虑压控振荡器VCO的电压输入范围，则该锁相环就有无限的频率捕捉范围。只要电荷泵CP是理想的，锁相环对于参考频率源频率抖动就有零静态相位误差。但实际所用的电荷泵CP不可避免地有电荷泄漏、电荷共享、泵开关时间延时不同等不利因素，这些因素都不同程度地造成输出频率的相位偏差，进而降低输出时钟信号的抗噪声性能。

一般情况下，由于电路结构的原因，电荷泵电流很难精确的匹配，采用共源共栅结构可以有效改善这一不足。如图3所示为采用共源共栅连接的电荷泵的电路示意图，其中V_BP和V_BN为两个基准电压，I₁和I₂为两个镜像电流，开关信号UP和UN为鉴频鉴相电路输出给电荷泵电路的控制信号，控制电流的充放电时间，从而使输出电压VC维持在一个稳定值，得到一个稳定的输出频率。由于共源共栅电流镜电路输出阻抗远大于一般的电流镜电路，输出电流对输出电压不敏感，故可以改善电荷泵电路的镜像电流I₁和I₂的电流匹配精度。但是，每一条电流支路都由两个PMOS管和两个NMOS管组成，比一般的电流镜电路多了一个PMOS管和一个NMOS管，电路正常工作时，如果要使所有MOS管都饱和，需要更高的电源电压。在低电源电压工作的时候，由于可能不适合采用共源共栅电路结构，电荷泵电流的失配就会成为限制锁相环性能的一个重要因素。

发明内容

为解决上述技术问题，本发明实施例提供了一种鉴频鉴相电路，该电路包括：两个D触发器D1和D2、以及一与非门NA₁及一缓冲器Buff₁，两个D触发器D₁和D₂的输出作为与非门的输入端，与非门NA₁的输出端经缓冲器Buff₁后作为两个D触发器的第二复位端RST2；D触发器D₁和D触发器D₂的输出端分别得到信号Q₁和Q₂；该电路还包括一延时控制单元，信号Q₁和Q₂为延时控制单元的输入信号，该延时控制单元用于控制所述鉴频鉴相电路的输出信号的相位和脉宽。

所述鉴频鉴相电路还包括两个缓存器，分别连接于所述延时控制单元的两个输入端，使两路输入信号分别经一缓存器后输入至该延时控制单元。