[发明专利]半导体集成电路器件

说明书

本申请是申请日为2007年12月21日、申请号为200710159740.X、发明名称为“半导体集成电路器件”的发明专利申请的分案申请。

相关申请的交叉引用

这里通过参考引入2007年1月15日提交的日本专利申请No.2007-5517的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及一种半导体集成电路器件，并且更特别地涉及一种对于将焊盘置于I/O单元之上的结构布局有用的技术，其中I/O单元位于同一结构中。

背景技术

例如，通过在单晶硅等形成的半导体晶片中形成各种半导体集成电路器件并且之后通过划片将该半导体晶片分成单个的半导体芯片，可以制造芯片状的半导体集成电路器件。在半导体集成电路器件的主表面中，沿着该半导体集成电路器件的外围部分设置作为外部端子的多个键合焊盘。

例如，日本专利公开No.9-283632描述了一种涉及下列半导体集成电路器件的技术，在该半导体集成电路器件中，沿着半导体芯片的外围部分以交错方式布置多行键合焊盘，该半导体集成电路器件具有三个或更多互连层，其中第一引出线由包括至少顶层导线的一层或更多层导线形成，该第一引出线将内行的键合焊盘电耦合到内部电路，并且其中第二引出线由多层导线形成，这些层不同于第一引出线的那些层，第二引出线将外行的键合焊盘电耦合到内部电路。

此外，日本专利公开No.2003-163267描述了一种涉及下列半导体集成电路器件的技术，该半导体集成电路器件包括单元部分和形成为围绕该单元部分的缓冲电路部分，其中在缓冲电路部分的外围部分之上以及在缓冲电路部分之上分别形成多个键合焊盘，并且这些键合焊盘以交错方式布置在缓冲电路部分的外围部分之上以及缓冲电路部分之上。

发明内容

随着更先进的器件工艺技术的出现，在内部逻辑部分中的供给电压、栅膜厚度和栅宽度将减少，使得其面积根据缩放规则而变小。另一方面，在I/O(输入/输出)部分中的供给电压等没有改变，使得目前可以通过规划电路设计来减少其面积。

为了减少I/O单元的面积，使用PAA(有源区上焊盘)技术的例子的数目增加，在该技术中将通常置于I/O外部的焊盘设置在I/O单元之上。然而，如果采用这种PAA技术，则顶层的金属线被分派为用于键合焊盘，而在此键合焊盘正下方的金属层被分派为用于键合的缓冲层，因此外围导线可用的金属层的数目减少了这些量，且由此对于避免电迁移(EM)的限制和由静电放电(ESD)所引起的破坏变得严重。

在使用PAA技术的SoC(片上系统)产品中，向I/O单元提供的功能是简单的，且因此假设为交错布置，则可以通过利用I/O单元的宽度等于或小于焊盘宽度的一半的事实来设计部件的布置，以便具有抵抗电迁移和静电放电的鲁棒性。

另一方面，由于各种原因诸如其功能复杂以及考虑到施加5V或更高的电压而使用足够厚栅膜厚度的MOS晶体管，所以与SoC中的I/O单元相比，在微计算机I/O单元中其面积往往是增加的，因而交错布置有时难以实施。

本发明的一个目的是提供一种半导体集成电路器件，其包括具有与焊盘宽度近似相等的单元宽度的I/O单元，并具有抵抗电迁移和静电放电的鲁棒性。

通过本说明书和附图的描述，本发明的上述和其它目的以及新颖特征将变得明显。

在本申请中公开的发明中的典型发明将简要描述如下。

即，提供了：形成在半导体衬底中的多个I/O单元；用于向I/O单元供给工作电源的电源线，该电源线由在I/O单元之上的多个互连层形成；在电源线的上层和在与I/O单元对应的位置中形成的键合焊盘；以及能够将I/O单元电耦合至键合焊盘的引出区域。这里，电源线包括第一电源线和第二电源线。I/O单元包括耦合到第一电源线的第一元件和耦合到第二电源线的第二元件。第一元件设置在第一电源线侧且第二元件设置在第二电源线侧。根据上述结构，由于在I/O单元之上的互连层，第一电源线和第二电源线可以允许高电流，由此具有抵抗电迁移和静电放电的鲁棒性。

在本申请中公开的发明中的典型发明所获得的效果将简要描述如下。

即，可以提供一种半导体集成电路器件，其包括具有与焊盘宽度近似相等的单元宽度的I/O单元，并具有抵抗电迁移和静电放电的鲁棒性。

附图说明

图1是与本发明有关的半导体集成电路器件中主要部分的平面视图；

图2是沿着图1中的线A-A’的横截面视图；

图3是与本发明有关的半导体集成电路器件中主要部分的另一平面视图；