[发明专利]形成集成电路结构的方法

说明书

技术领域

本发明涉及半导体元件的制造方法，特别涉及半导体鳍片及鳍式场效晶体管的制造方法。

背景技术

随着集成电路持续的缩小化(down-scaling)及对更快的集成电路运行速度的持续需求，因此，业界发展出所谓的鳍式场效晶体管(FinFET)以获得更高的驱动电流与更小的尺寸。鳍式场效晶体管具有增加的沟道宽度，该沟道包含形成于鳍片侧壁及上面表的沟道。自从晶体管的驱动电流取决于沟道的宽度，因此该鳍式场效晶体管的驱动电流可被提升。

为了最大化该鳍式场效晶体管的沟道宽度，该鳍式场效晶体管可包含许多鳍片，所述多个鳍片的未端连结至同一源极及同一漏极。在传统工艺步骤中，形成该具有多个鳍片的鳍式场效晶体管的方法包含形成多个彼此平行的鳍片、形成一栅极堆叠于所述多个鳍片上、以及对所述多个鳍片的未端进行内连结至一源极区域及一漏极区域。此外，对所述多个鳍片的未端进行内连结有两种方式。第一种方式是形成大的接触栓对所述多个鳍片的未端进行连结；另一种方法为，利用外延方式成长一半导体材料，因此使得所述多个鳍片的未端相连，构成块状源极及漏极区域。源极及漏极接触栓接续形成于该块状源极及漏极区域。然而，上述方法的工艺成本过高且产量较低。

发明内容

为克服上述现有技术的缺陷，本发明提供一种形成集成电路结构的方法，包含：提供一半导体基板；提供一第一微影掩模、一第二微影掩模、及一第三微影掩模；形成一第一掩模层于该半导体基板上，其中该第一掩模层的一图案利用该第一微影掩模所定义出；借由该第一掩模层对该半导体基板进行一第一蚀刻以定义出一有源区域；形成一第二掩模层于该半导体基板及该有源区域上，其中该第二掩模层的一图案利用该第二微影掩模所定义出，且该第二掩模层包含多个彼此平行的掩模带；形成一第三掩模层于该第二掩模层之上，其中该第三掩模层的一图案利用该第三微影掩模所定义出，且所述多个掩模带一中央部分被一该第三掩模层的开口所暴露出，而所述多个掩模带的末端部分被该第三掩模层所遮蔽；以及，借由该第三掩模层的开口对该半导体基板进行一第二蚀刻。

本发明亦提供一种形成集成电路结构的方法，包含：提供一半导体基板；对该半导体基板进行一第一蚀刻以形成第一沟槽，其中该半导体基板的一区域是借由该第一沟槽定义成一有源区域；将一第一介电材料填入该第一沟槽；形成多个彼此平行的掩模带直接于该有源区域之上；以一掩模层覆盖所述多个掩模带的末端部分，其中所述多个掩模带的一中央部分未被该掩模层所覆盖；借由所述多个掩模带的中央部分及该掩模层对该有源区域进行一第二蚀刻以形成第二沟槽，其中直接位于所述多个掩模带的中央部分的该部分有源区域形成多个个鳍片(fin)。

本发明还提供一种形成集成电路结构的方法，包含：提供一半导体基板；形成一绝缘层于该半导体基板上；形成一第一硬掩模于该绝缘层；该第一硬掩模及该绝缘层进行一第一图形化步骤以形成多个彼此平行的第一沟槽，其中部分该半导体基板经由所述多个第一沟槽被露出；将一第二硬掩模填入所述多个第一沟槽中；图形化该第一硬掩模以露出部分该绝缘层；移除部分由该第一硬掩模所露出的绝缘层直到露出该半导体基板，形成第二沟槽；移除该第一硬掩模及该第二硬掩模；以及，由该半导体基板所露出的部分外延生长一半导体材料。

根据本发明所述的实施例，本发明所述的形成集成电路结构的方法具有以下优点。由于鳍片及鳍式场效晶体管的源极/漏极接触焊盘同时形成，因此可增加产品的工艺速率及产量，并可降低工艺成本。此外，在所得的结构中，该半导体鳍片彼此间具有比目前微影技术所能达到的最小间距还小的间距，因此可在不增加该鳍式场效晶体管所占的芯片面积的前题下，增加鳍式场效晶体管的沟道宽度。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：

附图说明

图1至图15绘出一系列所使用的微影掩模、剖面结构图、或是结构俯视图，用以说明本发明一实施例所述的鳍式场效晶体管的制造方法。

图16至图20绘出一系列部分结构透视图，用以说明本发明另一实施例所述的鳍式场效晶体管的制造方法。

其中，附图标记说明如下：

10～第一微影掩模；

12～图案；

14～图案；

16～虚线图案；

20～基板；

22～氮化硅层；

24～非晶碳层；

26～等离子体加强氧化层；

28～氮氧化硅层；

30～硬掩模；

32～光致抗蚀剂；

34～沟槽；

36～有源区域；