[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法，特别涉及一种于基板沟槽中形成外延层的半导体装置及其制造方法。

背景技术

当例如一金属氧化物半导体场效应晶体管(以下简称MOSFET)的一半导体装置在历经许多工艺节点的尺寸微缩时，使用高介电常数(high-k)栅极介电层和金属栅极以形成栅极堆叠结构。可使用利用硅锗或碳化硅外延薄膜以增强载子迁移率。另外，沟道后置积集工艺(channel-last integration schemes)也会要求低镕化温度的例如砷化铟或锑化铟的三-五族高迁移率沟道材料，以避免形成源/漏极的高温度预算(high thermal budget)的影响。然而，形成这些应力结构和沟道后置晶体管的现行工艺无法在各方面令人满意。举例来说，硅的n型沟道应力结构被有问题的碳化硅薄膜限制且的p型沟道应力结构尚未找到解决方式。可以了解的是，利用公知外延生长工艺形成的沟道后置晶体管的外延层面临更多的挑战。

因此，在此技术领域中，有需要一种半导体装置及其制造方法，以克服公知技术的缺点。

发明内容

有鉴于此，本发明一实施例提供一种半导体装置的制造方法，上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板中形成一沟槽，其中上述沟槽的一底面具有一第一结晶面方向，且上述沟槽的一侧面具有一第二结晶面方向；进行一外延工艺，于上述沟槽中生长一半导体材料，其中上述外延工艺利用一蚀刻成分，且其中上述第一结晶面方向上的一第一生长速率不同于上述第二结晶面方向的一第二生长速率。

本发明另一实施例提供一种半导体装置，包括一半导体基板以及一晶体管；上述晶体管包括一栅极结构，设置于上述半导体基板上方以及具有一应力薄膜结构的源极和漏极应力物。

本发明又另一实施例提供一种半导体装置的制造方法，上述半导体装置的制造方法包括提供一半导体基板；于上述半导体基板中形成一沟槽，其中上述沟槽的一第一表面具有一第一结晶面方向，且上述沟槽的一第二表面具有一第二结晶面方向；进行一外延生长工艺，于上述沟槽中生长一半导体材料，其中上述外延生长工艺包含一蚀刻成分，且其中上述第一结晶面方向上的一第一生长速率不同于上述第二结晶面方向的一第二生长速率，以使上述蚀刻成分禁止于上述第一结晶面方向和上述第二结晶面方向上的其中之一生长。

本发明可改善元件性能。

附图说明

图1为依据本发明不同实施例的使用一由下而上生长工艺于一基板沟槽中形成一外延层的方法的流程图。

图2A至图2C为依据图1的方法形成的本发明一实施例的外延层的工艺剖面图。

图3为依据本发明不同实施例的具有应力结构的半导体装置的制造方法的流程图。

图4A至图4F为依据图3的半导体装置的制造方法形成的本发明一实施例的半导体装置的工艺剖面图。

图5A至图5D为本发明另一实施例的半导体装置的工艺剖面图。

其中，附图标记说明如下：

50、200～方法；

52、54、56、202、204、206、208、210、212～步骤；

202～半导体基板；

120～蚀刻成分；

104～沟槽；

106、422～底面；

108、424～侧面；

110～由下而上生长工艺；

300、400～半导体装置；

302～基板；

304、406～浅沟槽隔绝结构；

306～栅极介电质；

308～栅极；

310～硬掩模层；

314、314a～氧化层；

316、316a～氮化层；

320～图案化光致抗蚀剂层；

324、328、332、360、410～蚀刻工艺；

330、409～间隙壁；

340、420～凹陷；

342～深度；

350、430～外延工艺；

355、440～纯锗结晶结构；

357～底部；

359～压缩应力；

404～鳍状物；

408～栅极结构。

具体实施方式