[发明专利]非易失性存储器的制造方法

说明书

本申请是分案申请，母案的申请号：200810096285.8，申请日：2008年5月8日，名称：非易失性存储器及其制造方法。

技术领域

本发明是有关于一种集成电路的结构及制造方法，且特别是有关于一种非易失性存储器的制造方法。

背景技术

非易失性存储器(non-volatile memory)由于具有存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作，而成为个人计算机和电子设备所广泛采用的一种存储器元件。

图1所绘示为现有一种非易失性存储器的剖面示意图。请参照图1，非易失性存储器包括衬底100、配置于衬底100中的源极区102a与漏极区102b，以及一栅极堆栈结构112。其中，栅极堆栈结构112是由膜层厚度均一的氧化硅层104、氮化硅层106、氧化硅层108与栅极110所组成。现有的非易失性存储器可以在接近源极区102a与漏极区102b的氮化硅层106中，各储存一个位(bit)，而形成所谓的单存储器二位(2bits/cell)储存的存储器。

现有的二位储存的非易失性存储器在进行操作时，同一存储器的两个位彼此会互相影响而产生问题。简言之，若是接近漏极部分已储存一位，则会在进行读取(read)时产生第二位效应(second-bit effect)，使得原先应该为高电流的部分会有电流下降的情形。也就是说，当存储器进行读取时，原先已经存在的位会对存储器造成影响，而使势垒(barrier)提高，并导致读取的阈值电压(threshold voltage，简称Vt)升高。

承上述，第二位效应不仅会导致元件操作上的困难，甚至会造成元件的可靠度(reliability)降低。并且，因为第二位效应减少了读取感应裕度(sense margin)及操作左右位的阈值电压空间(Vt window)，使得多位存储器(multi-level cell，简称MLC)的操作更加困难。

目前的解决办法，多是采取增加漏极电压(Vd)的方式，其所产生的漏极感应势垒降低效应(drain-induced barrier lowering，简称DIBL)，可降低因第二位效应而提高的势垒与阈值电压问题。但是，随着元件尺寸不断地缩小，过大的漏极电压也会导致存储器的操作上的困难。

发明内容

有鉴于此，本发明的主要目的在于提供一种非易失性存储器的制造方法，能够避免因非易失性存储器中的单存储器的二位彼此互相影响而产生的问题，以提升存储器元件的可靠度。

本发明提出一种非易失性存储器的制造方法，包括：

在一基底上依序地形成一叠层结构以及一消耗层；

在该消耗层的周围区域进行一转变工艺以形成一第一绝缘层；

移除该消耗层；以及

在该叠层结构与该第一绝缘层上形成一导体层。

依照本发明的实施例所述，该叠层结构包括依序在该基底上形成的一第二绝缘层、一电荷储存层以及一第三绝缘层。

依照本发明的实施例所述，该第三绝缘层的厚度介于80埃至100埃之间，而该第一绝缘层的厚度介于10埃至5埃之间。

依照本发明的实施例所述，该第二绝缘层的厚度介于50埃至60埃之间。

依照本发明的实施例所述，该电荷储存层的厚度介于60埃至80埃之间。

依照本发明的实施例所述，该电荷储存层为一介电材质，且该介电材质提供电荷储存能力。

依照本发明的实施例所述，该介电材质为一氮化物层包括氮化硅。

依照本发明的实施例所述，该转变工艺为一氧化工艺。

本发明在导体层与衬底之间设置有绝缘层-电荷储存层-绝缘层的堆栈结构，其中，配置于导体层与电荷储存层之间的绝缘层，其周围区域的厚度大于中心区域的厚度，因此其周围区域的绝缘物厚度会造成较大的漏极感应势垒降低效应(drain-induced barrier lowering，简称DIBL)，可有效地降低第二位效应。另一方面，本发明的非易失性存储器还能够更进一步应用在多位存储器元件上。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1所绘示为现有一种非易失性存储器的剖面示意图。

图2是依据本发明的一实施例所绘示的非易失性存储器的剖面示意图。

图3A与图3B分别为本发明的非易失性存储器的右位与左位的可编程操作的示意图。

图4A与图4B分别为本发明的非易失性存储器的右位与左位的擦除操作的示意图。