[发明专利]半导体结构

说明书

技术领域

本发明涉及一种半导体结构，且特别涉及一种具有外延层填满凹槽的半导体结构，其中此外延层的截面形状为八边形。

背景技术

随着半导体工艺进入到深次微米时代，例如65纳米(nm)以下的工艺，对于MOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。为了改善元件的效能，目前业界已发展出所谓的「应变硅(strained-silicon)技术」，其原理主要是使栅极沟道部分的硅晶格产生应变，使电荷在通过此应变的栅极沟道时的移动力增加，进而达到使MOS晶体管运作更快的目的。

图1为已知应用应变硅技术的半导体结构的剖面示意图。如图1所示，半导体结构10包含基底12、栅极结构14、源/漏极区域16、二凹槽18以及外延层19。详细而言，栅极结构14包含栅极介电层14a、栅极电极14b、间隙壁14c以及盖层14d。源/漏极区域16以及凹槽18设置于间隙壁14c两侧的基底12中，而栅极沟道20形成于栅极结构14下方以及二凹槽18之间，以电性连结源/漏极区域16，且栅极沟道20经由外延层19而产生由两侧压缩或拉伸的应力，因而增加栅极沟道20的电子或空穴的迁移率。

一般而言，要使电荷通过栅极沟道20的移动力达到所需的要求，凹槽18的形状、尺寸以及相对位置必须形成如图1所示的钻石结构而具有多个斜侧壁，再通过后续填入的外延层19由两侧产生压缩或拉伸的应力来增加栅极沟道20的电子或空穴的迁移率。但如此工艺将迫使位于二凹槽18之间的沟道区域20过窄，而易导致沟道区域20上方的栅极结构14倒塌崩溃，或会造成因短沟道效应而产生漏电流的问题。详细而言，如图1所示，应用已知技术所蚀刻出的凹槽18，其侧壁会产生指向沟道区域20的尖角A1，其将造成沟道区域20尖端放电的情形，而促使短沟道效应所造成的漏电流产生，并且于栅极结构14下方所产生的尖角A1，将易使栅极结构14因其下方应力集中而倒塌崩溃。此外，因凹槽18下半部呈V形的结构，故其底部的尖角A2亦会造成漏电流的情形。

发明内容

本发明提出一种半导体结构，其外延层填满凹槽且此外延层的截面形状呈八边形，用以解决短沟道效应所造成的漏电流以及应力集中所产生的结构崩溃的问题。

本发明提供一种半导体结构，包含有基底、栅极结构、至少一源/漏极区域、凹槽以及外延层。基底包含上表面。栅极结构位于上表面上。源/漏极区域位于栅极结构侧边的基底中。凹槽位于源/漏极区域中。外延填满盖凹槽，且外延层的截面形状为八边形。

本发明亦提供一种半导体结构，包含有基底、栅极结构、至少一源/漏极区域、第一凹槽以及外延层。基底包含上表面。栅极结构位于上表面上。源/漏极区域位于栅极结构侧边的基底中。第一凹槽位于源/漏极区域中，且第一凹槽至少具有垂直侧壁、斜侧壁以及平底面。外延层填满第一凹槽。

基于上述，本发明提出半导体结构，其凹槽可促使外延层形成八边形的截面或者其凹槽具有垂直侧壁，可防止栅极结构倒塌崩溃以及避免栅极结构下方的栅极沟道区中因尖端放电所产生的漏电流。

附图说明

图1为已知应用应变硅技术的半导体结构的剖面示意图。

图2为依据本发明优选实施例所绘示的半导体结构的剖面示意图。

图3-4为依据本发明优选实施例所绘示的半导体工艺的剖面示意图。

图5为依据本发明又一优选实施例所绘示的半导体结构的剖面示意图。

图6为本发明实施例的凹槽的相对位置及尺寸示意图。

图7为根据本发明另一实施例的凹槽的相对位置及尺寸示意图，

附图标记说明

10、100、200、300：半导体结构

12、110、210、310：基底

14、120、220、320：栅极结构

14a、122、222、322：栅极介电层

14b、124、224、324、：栅极电极

14c、126、226、326：间隙壁

127、227、327：L型衬垫层

14d、128：盖层

16、130、230、330：源/漏极区域

18、140：凹槽

19、150、260、360：外延层

20：栅极沟道

142a、142b、242、252、352：垂直侧壁

144a、144b、144c、144d、244a、244b、254a、254b、354a、354b：斜侧壁

146、246、256、356：平底面