[发明专利]电路布局的调整方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种电路布局的调整方法。

背景技术

半导体集成电路的设计和制造过程主要包括：根据所需实现的功能进行集成电路设计；根据集成电路设计进行集成电路布局；对集成电路布局进行设计规则检查和逻辑操作；考量曝光时的光学邻近效应(OPE，Optical Proximity Effect)对集成电路布局进行光学邻近修正(OPC，Optical Proximity Correction)；然后，以上述经过检查和修正的集成电路布局制作光罩；最后，使用光刻工艺将光罩上的集成电路布局曝光在半导体芯片上。

过去，设计和制造工艺往往是独立的，也就是说，集成电路设计的设计工程师考虑的重点是在于所要实现的电路功能，而不是所设计的电路在后续工艺制程中的可制造性，这样往往会使形成的芯片上的半导体器件很难达到对于性能的要求。

例如目前对于互补金属氧化物(CMOS)半导体场效应晶体管而言，常使用拉应力膜形成NMOS晶体管的应变通道区域，使用压应力膜形成PMOS晶体管的应变通道区域，从而可以提高NMOS晶体管和PMOS晶体管的载流子的迁移率，以增加元件的效能。在申请号为200710101226.0的中国专利文献中公开了一种半导体器件，其包含有CMOS器件。

下面结合现有的具有应力膜的CMOS器件进行说明，如图1所示，CMOS器件包括：有源区10，其由半导体衬底中隔离区20以外的区域构成；栅绝缘膜30，其形成在所述有源区10之上；栅电极40，其形成在所述栅绝缘膜30之上；源/漏区50，其形成在位于所述半导体衬底中栅电极40两侧的有源区10中；以及形成在NMOS晶体管上的拉应力膜60，其可以为NMOS晶体管沟道区的栅长方向上产生拉应力，形成在PMOS晶体管上的压应力膜70，其可以为PMOS晶体管沟道区的栅长方向上产生压应力。

在现有技术中，在形成应力膜时，为了保证压应力膜70和拉应力膜60之间不出现空隙，通常拉应力膜60和压应力膜70会出现交叠，这样如果在设计电路时在交叠位置设计了接触孔80，那么由于这个位置具有两层应力膜，因此在刻蚀形成接触孔80时很难完全刻蚀开，从而可能使得利用所述接触孔80形成的互连插塞断路。

发明内容

本发明解决的问题是提供一种电路布局的调整方法，从而提高互连插塞的性能。

为了解决上述问题，本发明提供了一种电路布局的调整方法，包括提供布局图形的步骤，所述的布局图形包括具有交叠区域的压应力膜图形和拉应力膜图形，以及在所述交叠区域的接触孔图形，所述交叠区域的边界包括相对的压应力膜图形边界和拉应力膜图形边界，还包括下述步骤：

调整所述交叠区域的压应力膜图形边界或拉应力膜图形边界，以使接触孔图形仅在调整后的压应力膜图形区域或仅在调整后的拉应力膜图形区域。

可选的，所述接触孔图形具有与交叠区域的边界相对的相对边界。

可选的，所述调整所述压应力膜图形边界为：将所述压应力膜图形边界朝向所述拉应力图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述拉应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与拉应力膜图形边界之间。

可选的，所述调整所述拉应力膜图形边界为：将所述拉应力膜图形边界朝向所述压应力图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述压应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与压应力膜图形边界之间。

可选的，所述调整所述拉应力膜图形边界为：将部分拉应力膜图形边界朝向所述压应力膜图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述压应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与压应力膜图形边界之间，所述部分拉应力膜图形边界是指所述拉应力膜图形边界的与所述接触孔图形的相对边界相对的部分及沿所述相对的部分向两边延伸特定长度的部分。

可选的，所述调整所述压应力膜图形边界为：将部分压应力膜图形边界朝向所述拉应力膜图形边界调整至与所述接触孔图形的相对边界交叠，或者调整至与所述拉应力膜图形边界交叠，或者调整至所述接触孔图形的相对边界与拉应力膜图形边界之间，所述部分压应力膜图形边界是指所述压应力膜图形边界的与所述接触孔图形的相对边界相对的部分及沿所述相对的部分向两边延伸特定长度的部分。

可选的，所述调整所述压应力膜图形边界是指：若所述交叠区域的压应力膜图形边界穿过所述接触孔图形，则调整所述压应力膜图形边界。