[发明专利]采用间隔物图案化技术制造半导体装置的方法

说明书

技术领域

本发明的示范实施例涉及半导体装置的制造，具体地，涉及一种使用间隔物图案化技术制造半导体装置的方法。

背景技术

对高容量的半导体存储装置的需求日益增加，因此增加这些半导体存储装置的集成密度为人们所关注。为了增加半导体存储装置的集成密度，已经采用许多不同的方法，以通过减小晶片尺寸和/或改变单元结构而在单一晶片上形成多个存储单元。对于通过改变单元结构增加集成密度的方法来说，已经进行尝试通过改变有源区的平面布置或改变单元布局来减小单元面积。这些方法之一将有源区的布局从8F²布局改变成6F²布局。具有6F²布局的装置可被定义为具有这样的单位单元的半导体装置，该单位单元具有3F的位线长度方向及2F的字线长度方向，因此其面积为6F²。具有6F²布局的DRAM具有倾斜设置的有源区以及设置在一个有源区内的两个单位单元。当与具有8F²布局的DRAM相比较时，具有6F²布局的DRAM的集成密度较高，因为两个存储节点接触插塞设置在位线之间，且该存储节点接触插塞通过有源区内的位线接触。然而，虽然6F²布局减小了晶片尺寸且因此增加了生产率，但相邻的有源区变得彼此非常靠近。因为有源区变得更靠近，所以光学临近效应(optical proximity effect，OPE)会大大地影响曝光工艺。因此，为了形成具有期望形状的图案，对进行光学临近效应修正(optical proximitycorrection，OPC)的需求增加。

因为对进行OPC的需求，所以在具有40nm以下6F²布局的DRAM的装置隔离工艺期间，甚至在浸没式曝光设备中，进行单一曝光工艺也变得更加困难，因为装置隔离区之间的节距小于8F²布局的节距。因此，采用间隔物图案化技术(spacer patterning technique，SPT)。间隔物图案化技术使用正向方法(positive method)或负向方法来进行。因为负向方法可以为掩模工艺减少一个步骤，其对工艺简化来说是大大有利的。然而，在根据负向方法的间隔物图案化技术中，分隔的临界尺寸(critical dimension，CD)直接影响有源区的临界尺寸。具体而言，在当前的间隔物图案化技术所采用的分隔形成工艺中，分隔掩模仅施加到将形成有源区的单元垫区(cell mat region)，而分隔掩模不施加到单元垫区之外的区域，例如核心区及外围区。因此，在分隔形成工艺中图案形成在单元区中，而在核心区及外围区中没有图案形成。在应用切割掩模时，图案才形成在核心区及外围区中。

在此情况下，分隔的临界尺寸本身被转移到单元块边缘区(其是单元垫区的边缘区)中的有源区上，且甚至在只有一个小小的错误存在于OPC工艺中时，就会直接影响临界尺寸一致性。因此，在临界尺寸一致性方面会发生缺陷，或者图案窄化或桥接缺陷会发生。参照图1，其显示在间隔物图案化技术中通过负向方法(a)及正向方法(b)所形成的单元块边缘区，桥接缺陷发生在单元块边缘区A1及A2中。

参照图1，单元垫的中心区中的图案100及110正常形成，而在单元块边缘区A1及A2(单元垫的边缘区)中，相邻的图案耦接在一起。也就是，桥接缺陷105及115会发生在单元块边缘区A1及A2中。在单元块边缘区中所发生的缺陷，例如，桥接缺陷，起因于每个区域中大的掩模CD差、OPC的影响或分隔掩模中不同的开口率。由于掩模的制造包括使用电子束的曝光工艺，因此会发生光学临近效应。这会导致单元块边缘区中的掩模CD差。当单元块边缘区的方向上的光学临近效应及掩模CD差大于单元中心区时，局部的CD一致性被降低，且桥接缺陷105及115会如图1所示地发生。