[发明专利]半导体元件及其制造方法

说明书

本申请是基于且主张2009年9月24日申请的先前的日本专利申请案第2009-218560号的优先权的权益，此申请的全文以引用的方式并入本文。

技术领域

本发明涉及一种半导体元件及其制造方法。

背景技术

在功率MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管或IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)中，已开发出多种能实现低导通阻抗化、高速化、单元节距微小化等的沟槽型(trench)产品。在具有沟栅(trench gate)结构的功率MOS晶体管中，众所周知的是为了确保输出耐压及实现低导通阻抗而将沟栅制作成凹凸形状、且将N源极层及P⁺主体层配置成交错状的功率MOS晶体管(例如，参考日本专利公开2009-76738号公报)。

所述公报中记载的沟槽功率MOS晶体管在使晶体管形状微小化的情况下，存在掩模对准裕度(mask alignment margin)变少而难以确保输出耐压的问题。而且，如果不留有掩模对准裕度，则有可能导致成品率下降。

发明内容

本发明涉及的半导体元件的特征在于包括第一导电型的半导体基板、第一导电型的漏极层、第二导电型的第一主体层、第一导电型的多个源极层、以及填埋在多个沟槽内的栅极电极；其中第一导电型漏极层形成在第一导电型半导体基板上；第二导电型的第一主体层设置在所述漏极层表面；所述第一导电型的多个源极层在所述第一主体层表面，在第一方向上以第一间隔、而在与所述第一方向正交的第二方向上以第二间隔隔开配置成交错格子状，且在所述第一方向上具有第一宽度，在所述第二方向上具有第二宽度；所述多个沟槽在所述第一主体层表面的第三方向上延伸，且排列在与所述第三方向正交的第四方向上，并贯穿所述源极层及所述第一主体层而到达所述漏极层内；所述栅极电极是隔着栅极绝缘膜而填埋在所述沟槽内，所述栅极绝缘膜设置在所述沟槽的底部及侧面；且所述第四方向上的所述源极层的宽度、及所述源极层与相邻的源极层的间隔之和，小于相邻的所述沟槽的间隔。

附图说明

图1是表示本发明实施例1的沟槽功率MOS晶体管的俯视图。

图2是沿着图1的A-A线的沟槽功率MOS晶体管的截面图。

图3是沿着图1的B-B线的沟槽功率MOS晶体管的截面图。

图4是表示本发明实施例1的沟槽功率MOS晶体管在击穿时所产生的载流子的流动的图。

图5是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。

图6是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。

图7是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。

图8是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。

图9是表示本发明实施例1的使P⁺主体层旋转后的沟槽功率MOS晶体管的俯视图。

图10是表示本发明实施例1的配置着圆形P⁺主体层的沟槽功率MOS晶体管的俯视图。

图11是表示本发明实施例1的配置着不规则节距的矩形P⁺主体层的沟槽功率MOS晶体管的俯视图。

图12是表示本发明实施例1的附加着条纹状P⁺主体层的沟槽功率MOS晶体管的俯视图。

图13是表示本发明实施例2的沟槽功率MOS晶体管的俯视图。

图14是表示沿着图13的C-C线沟槽功率MOS晶体管的反转层的形成的图。

图15是表示本发明实施例2的使P⁺主体层旋转后的沟槽功率MOS晶体管的俯视图。

图16是表示本发明实施例3的沟槽功率MOS晶体管的俯视图。

[符号的说明]

1            N⁺硅基板

2            N漏极层

3            P主体层

4            沟槽

5            栅极绝缘膜

6            栅极电极膜

7、7a、7b    N源极层

8、8a        P⁺主体层

9            绝缘膜

10           开口部

11           源极电极

12           漏极电极