[发明专利]高抗辐照CMOS半导体集成电路及制备方法

说明书

技术领域

本发明涉及集成电路技术。

背景技术

随着空间技术以及核技术的发展，越来越多的电子设备需要在各种辐照环境下应用。半导体集成电路在工作时所遭受的辐照量，主要是由辐照环境及其工作条件所决定。辐照同半导体集成电路中的元器件相互作用，引起它们的电性能参数变化甚至失效，导致半导体集成电路功能失效，从而造成电子设备不能正常工作。为了使电子设备在特定的辐照环境下能正常工作，必须提高半导体集成电路的抗辐照性能。

互补型金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)器件是一种基本的电子器件，而CMOS集成电路是目前主流的半导体集成电路技术。然而在CMOS半导体集成电路中，由于n阱或/和p阱的存在会产生由寄生双极型晶体管造成的严重问题，这就是闩锁效应(latch-up)。防止闩锁效应的有效方法之一是实现器件间的隔离。隔离的方法通常有PN结隔离、硅局部氧化隔离(Local Oxidiation of Silicon，LOCOS)和浅槽隔离(Shallow Trench Isolation，STI)。PN结隔离需要复杂的电路设计，同时会产生不良的电阻电容特性。LOCOS隔离技术横向尺寸不能精确控制，随着工艺线宽的减小而不适用，同时存在鸟嘴现象，浪费有源区面积影响集成度。对于STI，一方面总剂量辐照响应差于LOCOS隔离技术，另一方面辐照会导致浅槽下的漏电流，从而导通寄生晶体管导致闩锁效应。虽然可以通过优化S TI工艺得到5Mard(SiO₂)的加固水平，但是增加了工艺的步骤和复杂性以及成本。此外，相比于绝缘体上半导体(Silicon on Insulator，SOI)隔离技术也能极大地降低成本。

对于浅槽隔离或硅局部氧化隔离结构如图1所示，寄生npn和pnp双极型晶体管电路原理图如图2所示。寄生npn双极型晶体管T₁与NMOS、n阱和衬底有关。同样地，寄生pnp双极型晶体管T₂与PMOS一起被确定。当器件受到辐照，产生电流注入节点A使V_X上升，则I_C1增大，V_B下降，|I_C1|增大，导致V_A进一步上升，如果环路增益大于或等于1，这种现象将持续下去，直到两个寄生晶体管都完全导通，此时该电路被闩锁。

因此，非常迫切需要发展出一种低成本且能有效提高CMOS半导体集成电路抗辐照性能的器件隔离技术。

发明内容

本发明所要解决的技术问题是，提供一种具有高抗辐照性能的CMOS半导体集成电路及其制备方法。

本发明解决所述技术问题采用的技术方案是，高抗辐照CMOS半导体集成电路，包括衬底、外延层、p阱和n阱，在p阱和n阱之间有至少一道隔离槽，所述隔离槽贯穿外延层，其底端设置于衬底，隔离槽填充有绝缘介质。

进一步的，p阱和n阱分别设置在隔离槽之间。

本发明提供高抗辐照CMOS半导体集成电路制备方法，包括下述步骤：

(1)在衬底上生长外延层；

(2)分别形成n阱和p阱；

(3)在n阱和p阱之间深槽刻蚀，包括薄氧生长、氮化硅沉积和深槽刻蚀；

(4)深槽绝缘介质填充，包括沟槽衬垫氧化硅生长和沟槽绝缘介质填充；

(5)深槽绝缘介质层抛光——氮化物去除，包括沟槽绝缘介质抛光和氮化硅去除；

(6)按照CMOS半导体集成电路标准工艺形成器件和集成电路。

进一步的说，所述步骤(1)为：衬底为p型硅片10，生长p-外延层，厚度约5.0μm；

所述步骤(2)为：热生长厚度约150的掩蔽氧化层，光刻n阱注入区，注入磷形成n阱，光刻p阱注入区，注入硼形成p阱；

所述步骤(3)为：热生长薄氧化层，厚度约150再用LPCVD沉积氮化硅，光刻出深槽隔离区，然后采用DRIE刻蚀透整个外延层，得到深槽；

所述步骤(4)为：热生长沟槽衬垫氧化硅，厚度约150再采用HWP进行沟槽氧化硅填充；

所述步骤(5)为：采用CMP对沟槽氧化硅抛光，然后热磷酸去除氮化硅。