[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体器件及其制作方法。

背景技术

在集成电路工艺中，有着热稳定性、抗湿性的二氧化硅一直是金属互连线路间使用的主要绝缘材料，金属铝则是芯片中电路互连导线的主要材料。然而，相对于元件的微型化及集成度的增加，电路中导体连线数目不断的增多，使得导体连线架构中的电阻(R)及电容(C)所产生的寄生效应，造成了严重的传输延迟(RC Delay)及串音(Cross Talk)，在130纳米及更先进的技术中成为电路中讯号传输速度受限的主要因素。

因此，在降低导线电阻方面，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力，已被广泛地应用于连线架构中来取代金属铝作为导体连线的材料。

另一方面，在降低寄生电容方面，由于工艺上和导线电阻的限制，使得我们无法考虑通过几何上的改变来降低寄生电容值。因此，便使用低介电常数(low k)的材料来形成层间介电层(Inter-Layer Dielectric，ILD)及金属间介电层(Inter-Metal Dielectric，IMD)。在US20080061438的美国专利文件中，我们可以发现更多的关于低介电常数材料的相关信息，低介电常数材料包括氟硅玻璃(FSG)、碳掺杂的氧化硅(Black Diamond)、以及氮掺杂的碳化硅(BLOK)等，通常用于金属互连线路的绝缘层。

在现有的技术中，一种半导体器件可以参考图1，半导体基底100；形成在半导体基底100上的金属前介质层(Pre-Metal Dielectric，PMD)110(也可以ILD)；在金属前介质层110表面依序形成的初始界面层120，氮掺杂的碳化硅层130和碳掺杂的氧化硅层140，初始界面层120，氮掺杂的碳化硅层130和碳掺杂的氧化硅层140均为低介电常数材料，其中的初始界面层120的厚度为50埃至100埃

在后续，由于还需在上述氮掺杂的碳化硅层130和碳掺杂的氧化硅层140内利用刻蚀工艺形成例如凹槽或导电通孔等器件。然而，一、在上述结构中，会造成器件的性能下降，例如金属电阻的阻值会较低；二、形成凹槽或导电通孔等器件通常采用的刻蚀工艺，在刻蚀工艺中不可避免会出现过刻蚀，会对下面的金属前介质层110和半导体基底100造成损伤。

为克服上述问题(主要是刻蚀工艺中过刻蚀的问题)，业界一般还包括在金属前介质层110表面预先形成刻蚀阻挡层160(如图2所示)的步骤，刻蚀阻挡层160的制作材料优选为氮化硅。刻蚀阻挡层160的作用：一方面在于上述低介电常数材料层内(氮掺杂的碳化硅层130和碳掺杂的氧化硅层140)形成例如凹槽或导电通孔等器件时的刻蚀停止效果(因两者间构成材质不同，具有较佳的刻蚀选择比)，在不损伤上述低介电常数材料层的情况下获得较佳的定义后凹槽及介电层通孔结构；另一方面，亦提供了作为防止金属铜材料于内部扩散。所述形成刻蚀阻挡层160的步骤，增加了工艺步骤和复杂度。且，由于形成刻蚀阻挡层160的制作材料以及形成工艺都相异于氮掺杂的碳化硅层130和碳掺杂的氧化硅层140，形成工艺是位于不同的反应装置中进行的，这样势必要涉及半导体器件的转移，增加了半导体器件受污染的几率，并影响生产效率。

发明内容

本发明解决的问题是提供一种半导体器件及其制作方法，能够减少制作工序，提高生产效率。

为解决上述问题，本发明提供一种半导体器件制作方法，包括：提供半导体基底；在所述半导体基底表面形成介质层；在所述介质层表面形成预定厚度的初始界面层；在所述初始界面层表面依序形成第一介电材料层和第二介电材料层；对所述第二介电材料层和所述第一介电材料层进行刻蚀工艺，直至暴露出所述初始界面层，形成沟槽，其中，所述初始界面层的预定厚度大于所述刻蚀工艺的刻蚀深度与第一介电材料层和第二介电材料层厚度之和的差。

可选地，所述刻蚀深度由所述刻蚀工艺参数决定的。

可选地，所述刻蚀工艺参数包括刻蚀功率、刻蚀速率和刻蚀时间。

可选地，所述初始界面层的预定厚度为100埃至1000埃。

可选地，所述半导体器件制作方法还包括：在所述第一介电材料层和第二介电材料层中形成沟槽后，在所述第二介电材料层、第一介电材料层、初始界面层和所述介质层中制作导电互连结构。

可选地，所述介质层为金属前介质层。

可选地，所述初始界面层的材料为氟硅玻璃或碳掺杂的氧化硅。

可选地，所述初始界面层的介电常数k值为4.0至5.0。