[发明专利]半导体集成电路

说明书

引用合并

本申请基于并且要求2009年9月8日提交的日本专利申请No.2009-206881的优先权的权益，其全部公开内容通过引用合并于此。

技术领域

本发明涉及半导体集成电路，并且更具体地，涉及适合于电源噪声降低的半导体集成电路。

背景技术

在半导体集成电路中，存在下述问题：当在用于收发机之间的数据传输的信号线上出现电源噪声时，不能准确地执行收发机之间的数据传输。为了降低电源噪声，已经要求降低信号线的阻抗。

因此，已经提供了例如ODT(片上终端)技术的对策来降低用于收发机的数据接收的信号线上的电源噪声(JEDEC标准，DDR2SDRAM规范JESD79-2E(JESD79-2D版本)，2008年4月，JEDEC固态技术协会)。具体地，用于在收发机之间双向发送数据的双向信号线被装备有终端电路，在每个收发机中，该终端电路在接收数据时切通ODT功能，并且不接收数据时切断ODT功能。

发明内容

然而，在现有技术中，在通过双向信号线在收发机之间进行数据传输的情况下，当作为数据接收侧的接收机电路在接收到数据之后切断ODT功能时，由于电源电压的突然波动而导致在双向信号线上出现电源噪声。当在电源噪声收敛之前接收机电路将ODT功能从关闭状态切换到开启状态以接收另一数据时，该另一数据受到电源噪声的影响。本发明人已经发现了现有技术中的问题，如上所述，不能准确地执行数据的发送和接收。

本发明的第一示例性方面是半导体集成电路，包括：

第一收发机和第二收发机，该第一收发机和第二收发机通过信号线执行数据的发送和接收，其中

第一收发机包括：

第一终端电路，该第一终端电路包括第一电阻器和第一开关，该第一电阻器被设置在第一电源端子和信号线之间，该第一开关控制流过第一电阻器的电流被导通和截止；以及

控制电路，该控制电路将第一控制信号输出到第一终端电路，使得当第一收发机接收数据时第一开关被接通，当第一收发机发送数据时第一开关被断开，并且当第一收发机在接收数据之后进一步接收另一数据时，在接收到该数据之后的第一预定时段期间，第一开关持续接通。

通过如上所述的电路结构，能够通过降低电源噪声来准确地执行数据的发送和接收。

根据本发明的示例性方面，能够提供一种能够准确地执行数据的发送和接收的半导体集成电路。

附图说明

结合附图从特定示例性实施例的以下描述中，以上和其它示例性方面、优点和特征将更加明显，在附图中：

图1图示了根据本发明的第一示例性实施例的半导体集成电路；

图2图示了根据本发明的第一示例性实施例的半导体集成电路；

图3是描绘根据本发明的第一示例性实施例的半导体集成电路的操作的时序图；以及

图4图示了根据本发明的第二示例性实施例的半导体集成电路。

具体实施方式

在下面参考附图来详细地描述本发明的具体示例性实施例。在附图中用相同的附图标记来表示相同的组件，并且为了解释的清楚，适当地省略重复的解释。

[第一示例性实施例]

参考附图，将描述根据本发明的第一示例性实施例的半导体集成电路。本发明能够应用于下述电路，该电路包括第一收发机、第二收发机以及用于在第一收发机和第二收发机之间双向地发送数据的信号线(在下文中，简称为“双向信号线”)，并且具有ODT功能。在该示例性实施例中，在下文中解释了以下情况，其中，图1中示出的电路包括Soc(片上系统)电路和SDRAM(同步动态随机存取存储器)电路，并且通过双向信号线在SoC电路和SDRAM之间执行数据传输。

图1图示了根据本发明的第一示例性实施例的半导体集成电路。图1中示出的电路包括SoC电路(第一收发机)100和SDRAM电路(第二收发机)101。以DDR(双数据速率)模式在SoC电路100和SDRAM电路101之间执行数据传输。

首先，将描述根据本发明的第一示例性实施例的半导体集成电路的电路结构。SoC电路100向SDRAM电路101输出2比特的时钟信号CK和作为时钟信号CK的差分信号的2比特的时钟信号CKB。SoC电路100进一步向SDRAM电路101输出包括用于SDRAM电路101的每个地址的命令的16比特的控制信号CMD。注意，SDRAM电路101接收与时钟信号CK和CKB同步的控制信号CMD。