[发明专利]场效应晶体管

说明书

本申请是申请日为2005年9月29日、国际申请号为PCT/US2005/034948、国家申请号为200580032811.9、发明名称为“使用牺牲隔离体的应变沟道FET”的专利申请的分案申请。

技术领域

本发明涉及半导体集成电路的制造，尤其涉及制造通过与沟道区相邻地设置半导体合金材料来对沟道区施加应力的应变沟道场效应晶体管(FET)，比如绝缘栅场效应晶体管(IGFET)的方法和装置。

背景技术

理论研究和经验均表明，如果对晶体管的沟道区施加足够大的应力来在其中产生应变，可以极大地提高晶体管中的载流子迁移率。应力被定义为单位面积的力。应变是一个无量纲量，被定义为当在某个方向(在这个例子中是物品的长度方向)施加力时，物品在同一方向的尺度相对于原始尺度的变化，例如长度相对于原始长度的变化。因此，应变可以是张性的或者压性的。在p型场效应晶体管(PFET)中，在沟道区的长度方向施加到沟道区的压应力，也就是纵向压应力，产生公知可以提高PFET的驱动电流的应变。

共同受让的同时待审美国专利申请No.10/604607(2003年8月4日递交)以及美国专利申请No.10/605134(2003年9月10日递交)描述了向FET的沟道区施加应力以提高其驱动电流的方法。这些申请在此通过引用完全被结合到本申请中。如其所述，向FET的沟道区施加应力的一种方式是形成与沟道区相邻的半导体合金材料的浅区，所述半导体合金材料与存在于沟道区中的半导体材料之间晶格失配。这样，在一个例子中，在沟道区(形成在硅的一个区域中)的相对两侧形成单晶硅锗(SiGe)的浅区。在结合到本申请中的所述申请中还描述了在衬底的与形成FET的源区和漏区的注入相一致的区域中设置SiGe区。

但是，并不总是希望应变沟道晶体管结构的SiGe区与源极和漏极注入的位置一致。尽管SiGe区需要靠近沟道区布置以施加所需的应力来获得高驱动电流，但是，如果将其布置得太靠近则会产生问题，比如，使得晶体管的阈值电压偏离所希望的值。

另外，希望将FET的源区和漏区相互靠近，以通过使沟道区的长度(L)较小来提高FET的驱动电流i_D。这遵从下面的公式：

i_D＝f(W/L)

其中iD是晶体管的驱动电流，W是宽度，L是沟道区长度，也就是衬底的源区和漏区之间的间隔。但是，对于源区和漏区可以设置得相互有多靠近是有限制的。如果设置得相互太靠近，则会发生短沟道效应，这会导致晶体管难以关断。如果晶体管不能完全关断，则当晶体管关断时会产生过大的泄漏电流，则导致即使在晶体管关断时也消耗更多的电能。过大的泄漏电流有时还会导致输出信号电平发生不希望有的漂移。

由于上述原因，希望提供一种结构和形成FET的方法，其中，半导体合金区形成得与沟道区之间有间隔，该间隔的选择与源区和漏区的边缘所在的位置无关。

发明内容

根据本发明的一个方面，提供了一种场效应晶体管(FET)，其包括上覆盖衬底的单晶半导体区的栅极叠层、一对设置在所述栅极叠层的侧壁上的第一隔离体，以及一对主要由设置在所述栅极叠层的相对两侧的单晶半导体合金组成的区域。所述半导体合金区中的每一个与所述栅极叠层相隔第一距离。FET的源区和漏区至少部分设置在半导体合金区中的相应一个中，使得源区和漏区分别由所述第一隔离体对中的第一隔离体与栅极叠层间隔开第二距离，所述第二距离不同于所述第一距离。

根据本发明的另一方面，提供了一种制造场效应晶体管(FET)的方法，包括：将上覆盖衬底的单晶半导体区域的栅极多晶半导体层图案化，以形成栅极多晶导体(PC，polyconductor)。之后，形成牺牲隔离体，上覆盖PC的侧壁，使所述单晶半导体区的在与牺牲隔离体相邻的位置的部分凹陷。之后，在所述位置外延生长主要由单晶半导体合金组成的区域，使得所述牺牲隔离体至少部分地确定所述单晶半导体合金区和所述PC之间的第一间隔。之后去除所述牺牲隔离体，然后完成所述FET。

附图说明

图1的剖面图图解了根据本发明的一种实施方式的应变沟道场效应晶体管；

图2到图11图解了根据本发明的一种实施方式，制造图1所示的应变沟道场效应晶体管的各个阶段。

具体实施方式