[发明专利]MOS器件及其制造方法

说明书

【技术领域】

本发明涉及一种MOS器件及其制造方法。

【背景技术】

逆向掺杂技术广泛用于当今集成电路工艺，它主要特点是器件沟道区的横向掺杂浓度是均匀分布，而纵向掺杂分布不均匀。这种结构一方面可以实现表面的高迁移率，从而提高驱动电流；另一方面可有效减小器件的截止态泄漏电流，从而抑制短沟道效应。

但是传统MOS器件的沟道区是通过注入和扩散来实现的，沟道区的浓度和厚度很难控制，且其浓度容易随热过程的变化而变化。

【发明内容】

有鉴于此，有必要针对MOS器件的沟道区的浓度和厚度较难控制的问题，提供一种沟道区的浓度和厚度容易控制的MOS器件。

此外，还有必要提供一种沟道区浓度和厚度容易控制的MOS器件的制造方法。

一种MOS器件，包括衬底、在所述衬底内形成的阱区以及位于阱区内且相对设置的源端和漏端，在所述源端和所述漏端之间形成掺杂浓度均匀的表面沟道区域。

优选地，所述表面沟道区域由在所述阱区上形成的外延层刻蚀而成，所述外延层的厚度均匀。

优选地，所述外延层的厚度为10～100纳米，掺杂浓度范围在1E13～8E14每立方厘米，所述栅极的厚度为3000埃。

一种MOS器件的制造方法，包括如下步骤：在衬底上生长一层注入氧化层；通过光刻、注入工艺形成阱区；去除注入氧化层，淀积一层外延层形成表面沟道区域；在外延层上生长一层栅氧；在栅氧上淀积一层多晶硅，多晶硅刻蚀，形成栅极；注入形成位于所述外延层及阱区内且相对设置的源端和漏端。

优选地，所述表面沟道区域掺杂浓度均匀、厚度均匀。

优选地，所述注入氧化层厚度为300埃，所述外延层的厚度为10～100纳米，掺杂浓度范围在1E13～8E14每立方厘米。

优选地，所述栅极的厚度为3000埃。

优选地，所述源端和漏端的注入能量为80千电子伏特。

优选地，所述源端和漏端的注入剂量为5×10¹²离子数/平方厘米。

优选地，所述外延层的生长方法是选择性外延。

采用上述结构，可以精确地控制MOS器件的沟道的浓度和厚度，并且沟道的杂质浓度均匀。

【附图说明】

图1是本发明实施例的结构示意图；

图2是本发明实施例的流程图。

【具体实施方式】

如图1所示，一种MOS器件，包括衬底11、阱区13、外延层15、栅氧17、栅极19、源端21和漏端23。外延层15位于衬底11及阱区13之上，源端21和漏端23位于外延层15和阱区13内相对设置。

以PMOS器件为例，阱区13是N阱，漏端21和源端23都是采用P型杂质重掺杂，P型杂质优选使用二氟化硼(BF2)，外延层15采用N型轻掺杂外延淀积，浓度范围在1E13～8E14每立方厘米。外延层15用于形成PMOS的表面沟道区域，外延层15的掺杂浓度和厚度根据器件涉及要求调整，优选为10～100纳米。阱区13和漏端21及漏端的浓度和深度应根据器件的设计要求调整。

由于外延层15是采用选择性外延淀积的方式，其厚度和掺杂浓度容易控制，并且形成的沟道是均匀掺杂的。

由于传统的PMOS器件漏源做在N阱里面，在N阱形成沟道区，因此传统的沟道区是采用注入与扩散的方法来实现。这样沟道区的浓度与厚度很难控制，并且浓度容易受热过程的影响，其沟道内是不均匀掺杂的，影响VT(阈值电压)。

如图2所示，根据本发明的一种实施方式，上述PMOS器件的制造方法包括：

步骤S101，在衬底11上生长一层注入氧化层，其厚度优选300埃；

步骤S103，通过光刻、注入工艺形成阱区13；

步骤S105，去除注入氧化层，淀积一层外延层15形成表面沟道区域，外延层15的厚度优选为10～100纳米，浓度范围在1E13～8E14每立方厘米；

步骤S107，在外延层15上生长一层栅氧17；

步骤S109，在栅氧17上淀积一层多晶硅，多晶硅刻蚀，形成栅极19，多晶硅厚度优选为3000埃，因此栅极的厚度优选为3000埃；

步骤S101，注入形成位于外延层15及阱区13内且相对设置的源端21和漏端23，漏源的注入能量优选80千电子伏特，注入剂量优选为5×10¹²dose(离子数/厘米²)。