[发明专利]包括可编程熔丝的半导体集成电路

说明书

相关申请的交叉引用

本申请要求2010年1月5日向韩国知识产权局提交的韩国申请No.10-2010-0000431的优先权，其全部内容通过引用合并在本文中。

技术领域

本公开文件的各个实施例总体而言涉及半导体集成电路，具体而言涉及包括可编程熔丝的半导体集成电路。

背景技术

随着构成半导体集成电路的各个部件变得越来越小并且越来越多的部件被集成在一个半导体芯片中，缺陷密度也随之增加。缺陷密度的增加使得半导体装置的成品率下降。严重时，必须将形成有半导体装置的晶片丢弃。

为了减少缺陷密度，已经提出了采用冗余电路来用冗余单元替代缺陷单元。在半导体存储装置的情况下，可以将冗余电路设置在行线(例如字线)和列线(例如位线)中，并且每个冗余电路包括储存缺陷单元地址信息的熔丝组群。熔丝组群包括具有多个熔丝线的熔丝组阵列。可以通过对熔丝线进行选择性激光切断，来对熔丝组进行编程。

然而，现有的通过激光来切断的熔丝被间隔开的间距必须大于激光对准公差，以使它们不会受到相邻的熔丝的熔断的影响。因此，难以随半导体存储装置的集成度成比例地减小熔丝盒的面积。

另外，现有的采用激光修复方法的熔丝是不便利的，因为在封装之后这种熔丝是不实用的。

发明内容

在本发明的一个方面，一种半导体集成电路包括：多个熔丝，所述多个熔丝被布置为彼此间隔开预定的间距；以及页缓冲器，所述页缓冲器与所述多个熔丝电连接，并被配置为确定是否将所述熔丝断开，其中所述熔丝包括NAND快闪存储串。所述NAND快闪存储串可以包括：与位线连接的漏极选择晶体管；与所述漏极选择晶体管电连接的快闪存储器单元；以及连接在所述快闪存储器单元与接地端子之间的源极选择晶体管。

所述熔丝可以被间隔开可以由光刻工艺所提供的最小间距。

在本发明的另一个方面，一种半导体集成电路包括：多个熔丝，所述多个熔丝的每个包括快闪存储器元件，所述快闪存储器元件由第一电压编程为切断；以及页缓冲器，所述页缓冲器与所述多个熔丝电连接，并被配置为确定切断的熔丝。

第一电压可以比泵浦电压高而比快闪存储器元件的编程电压低。

所述熔丝与所述页缓冲器可以通过位线电连接。

附图说明

包含在本说明书中并构成本说明书的一部分的附图图示出与本发明相一致的各个实施例，并且这些附图与说明书描述一起用来解释本发明的原理。

图1是描述根据本发明的一个实施例的半导体集成电路的熔丝阵列的示意图。

图2是描述图1的熔丝的详细电路图。

具体实施方式

在下文，将参照附图并结合优选实施例描述根据本发明的包括可编程熔丝的半导体集成电路。

图1是描述根据本发明的一个实施例的半导体集成电路的熔丝阵列的示意图，图2是描述图1的熔丝的详细电路图。

参见图1，熔丝阵列100包括多个熔丝模块110。多个熔丝模块110可以被布置为矩阵的形式。

各个熔丝模块110可以具有相同的结构并且包括多个熔丝150和页缓冲器200。不论激光对准公差如何，各个熔丝150可以被间隔开可以由光刻工艺提供的最小间距‘d’、即最小特征尺寸。

如图2所示，每个熔丝150可以包括单个NAND快闪存储串(NAND flashstring)结构。

每个熔丝150可以包括漏极选择晶体管DST、源极选择晶体管SST和连接在漏极选择晶体管DST与源极选择晶体管SST之间的存储器单元fc。

快闪存储器单元fc包括串联连接的或者呈NAND结构的多个快闪存储器元件ft。快闪存储器单元fc可以利用单个快闪存储器元件来实现，或者可以通过将多个快闪存储器元件串联连接来实现以便增加它们的切断几率。

漏极选择晶体管DST可以被配置为响应于来自于漏极选择线DSL的信号，将位线BL的信号传送给快闪存储器单元fc。

构成快闪存储器单元fc并且串联连接的多个快闪存储器元件ft的控制栅极可以共同连接到字线WL。

源极选择晶体管SST可以被配置为响应于源极选择线SSL的信号，将快闪存储器单元fc的电压放电至接地电压。

根据本实施例，可以将熔丝150编程为具有以下特征。

当漏极选择晶体管DST和源极选择晶体管SST导通时，经由字线WL向快闪存储器元件ft的控制栅施加高电压。此时，所述高电压可以处于快闪存储装置的编程电压范围内。另一方面，在其他类型的存储装置中，所述高电压可以比编程电压低而比泵浦电压(VPP；pumping voltage)高。