[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，特别涉及一种用以降低栅极和轻掺杂源/漏极(LDD)区之间的电容耦合效应的半导体装置。

背景技术

集成电路(IC)工业已历经快速的成长。集成电路(IC)材料和设计的技术发展已使每一个集成电路世代的电路较前一个世代小且更复杂。然而，这些发展会增加集成电路工艺和制造方法的复杂度，且为了实现这些技术发展，需要发展较简单的集成电路工艺和制造方法。

在集成电路发展的过程中，当几何尺寸(意即可利用一工艺制造的最小元件(或线宽))缩小时，通常会增加功能密度(functional density)(亦即每个芯片面积的相互连接元件的数量)。这种尺寸微缩的工艺通常具有增加工艺效率和降低成本的优点。这种尺寸微缩的工艺会使例如互补式金属氧化物半导体晶体管(以下简称CMOS)的低消耗功率元件消耗较高的功率。典型地，CMOS元件具有一晶体管，其利用下列方式形成，于一硅基板上形成一栅极，且之后利用于基板区域注入适当掺质材料以形成源极区和漏极区的方式，于位于栅极下方的基板中一起形成一源极区和一漏极区。利用薄栅极氧化层将栅极与源极区和漏极区隔绝。这种一般的结构合为一晶体管。

为促进栅极与源极区和漏极区之间的互助作用，大部分的源极区和漏极区不会位于栅极的正下方。然而，源极区的一小部分会与栅极部分重叠，同样地，漏极区的一小部分会延伸至栅极的正下方。上述源极区和漏极区与栅极部分重叠的一小部分分别视为轻掺杂源/漏极(LDD)区。

当轻掺杂源/漏极(LDD)区增强栅极和由源极区和漏极区形成的沟道的耦合效应时，栅极和轻掺杂源/漏极(LDD)区之间也会感应产生“边缘”电容耦合效应。这种边缘电容耦合效应会降低应用于交流电(AC)的晶体管的性能。因为当晶体管的所有尺寸变小的时候，轻掺杂源/漏极(LDD)区和栅极部分重叠的的大小迄今仍未改变，所以在使用超大型集成电路(ULSI)工艺缩小晶体管的尺寸时，增加了边缘电容耦合效应的重要性。因此，在非常小的晶体管中，栅极和轻掺杂源/漏极(LDD)区之间的不想要的边缘电容耦合效应会被放大。

因此，在此技术领域中，需要一种用以降低栅极和轻掺杂源/漏极(LDD)区之间的电容耦合效应的半导体装置，以克服公知技术的缺点。

发明内容

有鉴于此，本发明一实施例提供一种半导体装置，上述半导体装置包括一基板，其中具有多个浅沟槽隔绝区和多个源/漏极区；一栅极堆叠结构，位于上述基板上，且介于上述源/漏极区之间；一第一间隙壁，其具有一第一介电常数，位于上述栅极堆叠结构的一侧壁上，其中上述第一间隙壁具有一外侧壁；一第二间隙壁，其具有一第二介电常数，位于上述第一间隙壁的上述外侧壁上，其中上述第一介电常数小于上述第二介电常数。

本发明另一实施例提供一种金属氧化物半导体装置，上述金属氧化物半导体装置包括一半导体基板，其中具有多个浅沟槽隔绝区；一栅极堆叠结构，位于上述半导体基板上，且介于上述浅沟槽隔绝区之间；多个轻掺杂源/漏极区，位于上述半导体基板中；其中上述轻掺杂源/漏极区实质上对齐上述栅极堆叠结构的边缘；一硼掺杂间隙壁，位于上述栅极堆叠结构的一侧壁上；一保护间隙壁，位于上述硼掺杂间隙壁的一外侧壁上，其中上述保护间隙壁围绕上述硼掺杂间隙壁。

本发明另一实施例提供一种金属氧化物半导体装置，上述金属氧化物半导体装置包括一半导体基板，其中具有多个浅沟槽隔绝区；一栅极堆叠结构，位于上述半导体基板上，且介于上述浅沟槽隔绝区之间；多个轻掺杂源/漏极区，位于上述半导体基板中，其中上述轻掺杂源/漏极区实质上对齐上述栅极堆叠结构的边缘；多个衬垫氧化物，位于上述栅极堆叠结构的侧壁上；多个硼掺杂间隙壁，位于上述衬垫氧化物的外侧壁上；多个非掺杂间隙壁，位于上述硼掺杂间隙壁的外侧壁上，其中上述保护间隙壁分别围绕上述硼掺杂间隙壁；多个源/漏极区，位于上述半导体基板中，且分别实质上对齐上述非掺杂间隙壁的侧壁。

本发明可降低栅极和轻掺杂源/漏极(LDD)区之间的电容耦合效应。

附图说明

图1至图7为本发明一实施例的半导体装置的工艺剖面图。

图8为发明一实施例的半导体装置的工艺流程图。

其中，附图标记说明如下：

200～方法；

202、204、206、208、210、212、214～步骤；

2～基板；

4～浅沟槽隔绝区；

12～栅极堆叠结构；

14～栅极介电质；

16～栅极；

20～轻掺杂源/漏极区；