[发明专利]基于可逆“ZS”系列门的阵列乘法器的设计与实现方法

权利要求书

1.一种基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，其特征在于，

所述方法将量子计算机中可逆的含义与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一一对应的系列可逆逻辑门-“ZS1”、“ZS2”和“ZS3”门以及只含有双量子比特受控门和单量子比特门的该系列门的量子线路图；

所述方法以Toffoli门为基础，设计了三种接受不同符号输入并得到相应符号输出的的加法电路；

所述方法以“ZS”系列门为基础，设计了可逆最优化的乘法线路结构，即量子阵列乘法器。

2.根据权利要求1所述的基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，其特征在于，所述加法电路实现以最少的无用输出和门的数量来完成有符号数的加法运算。

3.根据权利要求1所述的基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，其特征在于，所述方法根据“ZS”系列门能够区分有符号数加法的特性，针对输入为两个带负权的乘法数的乘法操作，设计了基于“ZS”系列门的部分积加法阵列电路图，电路图中层与层之间是相互级联的关系，同时给一层的加法和都将作为下一层的输入，每一层的进位输出都将输入给下一位作为下一位加法的进位输入；所述乘法线路在可逆系列加法电路的基础上，充分考虑不同层次的线路的“级联”以减少线路的无用输出数量，从而达到该可逆乘法线路结构的最优化。

4.根据权利要求1所述的基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，其特征在于，所述的乘法线路结构为了完成产生部分积的功能，采用了Toffoli门的“级联”，该级联方法能够使得部分积产生电路的无用输出数量降至最少。