[发明专利]半导体器件及半导体器件制造方法

说明书

相关申请的交叉参考

本申请包含与2009年8月24日向日本专利局提交的日本优先权专利申请JP 2009-193353的公开内容相关的主题，在此将该优先权申请的全部内容以引用的方式并入本文。

技术领域

本发明涉及半导体器件及半导体器件制造方法，具体涉及含有场效应晶体管的半导体器件及该半导体器件的制造方法。

背景技术

近些年来，对于减小场效应晶体管的栅极长度的技术障碍逐渐增多。为了缓解这种情形，人们把注意力集中于高迁移率沟道材料，例如，应变Si、SiGe、Ge等。另外，已知的是：当减小栅极长度时，在晶体管的工作速度方面，在源极端处的载流子注入速度比载流子迁移率更为重要。

在JP-A-2004-39762(专利文献1)所披露的晶体管中，就源极端而言，当使载流子从Si层区域移动至Si_1-xGe_x(x＝0～1)层区域时，导体与价带之间的带隙变窄，因而会增大载流子注入速度。专利文献1披露了即使当栅极长度较短时，由于载流子注入速度的增大，因而仍能够提高晶体管的工作速度。

在JP-A-2005-209980(专利文献2)中也披露了具有相同结构的晶体管。在专利文献2中，由于当沟道和源极/漏极区域均由SiGe制成时难以控制杂质扩散，因此，延伸部分和深的源极/漏极区域全都用Si层制成。专利文献2披露了根据该结构，在维持了对源极/漏极区域中的杂质扩散的控制性的同时，能够改善沟道迁移率。

在JP-A-3-280437(专利文献3)所披露的晶体管中，通过Ge离子注入在Si层中形成SiGe层，并且沟道区域具有如下的结构：该结构中，层叠有栅极氧化物膜、Si层和SiGe层。根据该结构，在形成了均匀的栅极氧化物膜的同时，使载流子在具有窄带隙和高迁移率的SiGe层中移动，从而改善晶体管特性。这种晶体管被称为SiGe沟道晶体管。

在JP-A-5-112491(专利文献4)中披露了双栅极晶体管，在该双栅极晶体管中，载流子在SiGe层中移动。这种晶体管与专利文献3相似也是SiGe沟道晶体管。

在JP-A-2001-291864(专利文献5)中披露的晶体管通过在沟道区域中形成拉伸应变SiGe并以均衡方式改善NMOS和PMOS的驱动电流来改善CMOS的特性。在专利文献5中披露的晶体管也是SiGe沟道晶体管。

就拉伸Si的情况而言，NMOS中的驱动电流的提高是由Si制成的MISFET中驱动电流的1.7倍；而PMOS中的驱动电流的提高是由Si制成的MISFET中驱动电流的1.4倍。结果，NMOS与PMOS之间的不均衡性进一步增大了。因此，必须提高PMOS的驱动电流的改善率。当采用拉伸SiGe时，在具有较高Ge浓度的区域中，迁移率的改进率高于拉伸Si情况下的改进率，因此，能够改善CMOS特性。

然而，专利文献1中所披露的晶体管具有其中SiGe区域延伸至栅极端部的结构。通常，将延伸杂质设计成进入到栅极的内侧从而形成重叠区域。也就是说，在专利文献1的晶体管结构中，在SiGe区域中形成了源极/漏极接合部，因此，难以抑制由于比Si的情况更窄的带隙所造成的接合部泄漏。结果，接合部泄漏会导致截止漏电流增大，并且作为LST的特性将会劣化。

专利文献2的晶体管具有的结构为：该结构中，从杂质分布的控制性来看，栅极被布置在预先形成的SiGe区域的外侧以使杂质不会进入到SiGe区域中。在专利文献2中，延伸部分的耗尽层可能进入到SiGe区域中。关于这一点，可能发生与专利文献1相似的接合部泄漏。另外，在制造工序中，是在形成SiGe区域之后形成栅极的，因而该制造工序不能自对准。结果，源极/漏极接合部不会总是形成在SiGe区域的外侧，并且可能会以与专利文献1相同的方式发生接合部泄漏。

在专利文献3～5的情况下，总体来说源极/漏极区域均为SiGe区域，且晶体管具有比专利文献1更易发生接合部泄漏的结构，这会导致关断状态漏电流(off-leakage current)的增大。

发明内容

本发明的目的是期望提供一种在抑制了接合部泄漏的同时能够实现载流子迁移率的提高以及沟道中载流子速度的增大的晶体管。