[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明涉及一种集成电路及其制造方法，尤其涉及一种半导体元件及其制造方法。

背景技术

半导体集成电路工业已经历快速的成长。集成电路(IC)材料技术上的改进已制作出好几世代的集成电路，其中每个世代均较前一世代复杂。然而，上述的发展均使IC的工艺与制造变得更为复杂，因此，IC工艺也需要有相对应的进展，以实现先进的集成电路。

在集成电路发展的过程中，功能密度(也即每芯片区域的内连线元件的数量)增加，而几何尺寸(也即使用半导体工艺能制作出的构件或线)缩小。此微缩工艺一般是经由增加产率和减少相关成本得到益处。上述的微缩也产生较高能量的消耗，但其可借由使用例如互补式金属氧化物晶体管元件(CMOS)的低耗能元件解决。互补式金属氧化物晶体管元件一般包括栅极氧化物和多晶硅栅电极，需要将栅极氧化物和多晶硅栅电极以高介电常数栅极介电层和金属栅电极取代，进而在元件尺寸持续缩小的同时，改进元件的效能。

然而，互补式金属氧化物晶体管元件(CMOS)的微缩遇到了能量快速消耗的挑战。撞击游离金属氧化物晶体管(Impact ionization MOS，IMOS)因具有次-60mV/dec临界摆幅，能够在不增加闭态漏电流，而使电源供应电压进一步微缩的未来潜力产品。因此，需要使用高介电金属栅极技术来制作IMOS元件。

发明内容

为了解决上述技术问题，本发明提供一种半导体元件，包括一半导体基底；一第一栅极结构，设置于基底上方，第一栅极结构包括一第一导电形态的第一栅电极；一第二栅极结构，设置于基底上方且邻近第一栅极结构，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；一第一导电形态的第一掺杂区，设置于基底中，第一掺杂区包括一第一部分，对准第一栅极结构的一侧；及一第二导电形态的第二掺杂区，设置于基底中，第二掺杂区包括一第二部分，对准第二栅极结构的一侧。

本发明提供一种半导体元件的制造方法，包括提供一半导体基底，具有一有源区；形成一隔离结构，隔离有源区；形成第一和第二栅极结构于基底的有源区上方，第一栅极结构包括一第一导电形态的第一栅电极，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；及形成第一和第二掺杂区于基底的有源区中，第一掺杂区具有第一导电形态，第二掺杂区具有第二导电形态，其中第一和第二栅极结构设置于第一和第二掺杂区之间。

本发明提供一种半导体元件，包括一半导体基底，具有一有源区；一隔离结构，隔离有源区；第一和第二栅极结构，设置于基底的有源区上方，第一栅极结构包括一第一导电形态的第一栅电极，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；及第一和第二掺杂区，设置于基底的有源区中，第一掺杂区具有第一导电形态，第二掺杂区具有第二导电形态；其中第一和第二栅极结构设置于第一和第二掺杂区之间。

本发明具有能够在不增加闭态漏电流，而使电源供应电压可进一步微缩的潜力产品元件。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1显示一传统的撞击游离金属氧化物晶体管(IMOS)元件的剖面图。

图2A和图2B显示本发明实施例制作的混合半导体元件方法的流程图。

图3-图12显示本发明一实施例根据图2A和图2B方法制作的制作混合半导体元件各阶段的剖面图。

图13显示本发明一实施例可操作为p沟道IMOS元件混合半导体元件的剖面图。

图14显示本发明一实施例可操作为n沟道IMOS元件混合半导体元件的剖面图。

其中，附图标记说明如下：

100～金属氧化物晶体管元件；102～半导体基底；

104～隔离结构；110～栅极介电层；

112～栅电极；114～间隙壁；

118～源极区；120～漏极区；

122～轻掺杂区；130～硅化物；

200～方法；202～步骤；

204～步骤；206～步骤；

208～步骤；210～步骤；

212～步骤；214～步骤；

216～步骤；218～步骤；

220～步骤；222～步骤；

224～步骤；226～步骤；

228～步骤；230～步骤；

232～步骤；234～步骤；

236～步骤；238～步骤；

240～步骤；242～步骤；