[发明专利]三维层叠半导体集成电路及其控制方法

说明书

相关申请的交叉引用

本申请要求于2010年3月31日向韩国知识产权局提交的韩国专利申请No.10-2010-0029100的优先权，其全部内容通过引用并入本文。

技术领域

本发明涉及半导体集成电路，具体地说涉及三维层叠半导体设备及其控制方法。

背景技术

为了改善集成度，通过在单个器件中包括两个或多个芯片来形成半导体集成电路。作为一个代表性的例子，已经开发出使用TSV(贯穿硅通孔)的三维层叠半导体集成电路。

图1是说明现有的三维层叠半导体集成电路的截面图，图2是现有的三维层叠半导体集成电路的芯片的布图。参见图1，现有的三维层叠半导体集成电路1具有这样的结构：多个芯片CHIP0至CHIP3层叠在衬底11上，并且通过TSV彼此耦合。

参见图2，作为三维层叠半导体集成电路1中每一个芯片的例子，芯片CHIP1具有多个存储体(memory bank)BK0至BK7。用于交换数据、信号等的TSV布置在芯片CHIP1的中央部分，而用于提供电源电压或者地电压的TSV布置在芯片CHIP1的外围部分。

另外，在其余的芯片CHIP0、CHIP2和CHIP3的每一个中，采用与芯片CHIP1中的布置方式相似的方式来布置多个存储体BK0至BK7和TSV。

所有芯片CHIP0至CHIP3中的存储体BK0沿垂直方向对齐在同一条线上，所有芯片CHIP0至CHIP3中的其余的存储体BK1至BK7以与存储体BK0相似的对齐方式对齐。

三维层叠半导体集成电路具有多个存储体。例如，图1和图2所示的三维层叠半导体集成电路1具有三十二个存储体。

在三维层叠半导体集成电路的设计过程中，考虑到某些问题，例如由于操作条件变化而导致的与电流消耗和发热有关的问题，需要开发一种用于有效地控制多个存储体的操作的技术。

发明内容

本文描述一种三维层叠半导体集成电路，其能够考虑操作条件的变化而有效地控制多个存储体的操作。

在本发明的一个实施例中，一种三维层叠半导体集成电路包括多个层叠芯片，其中，所述半导体集成电路被配置为响应于外部命令和地址而同时地选择多个芯片，并将所述多个芯片所包含的多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。

在本发明的另一个实施例中，一种具有多个层叠芯片的三维层叠半导体集成电路包括：选择信号发生电路，所述选择信号发生电路设置在所述多个芯片的任何一个中并被配置为产生选择信号，所述选择信号用于选择性地激活设置在所述多个芯片中的多个存储体，其中，所述选择信号发生电路被配置为响应于外部命令和地址而同时地选择所述多个芯片，并将所述多个存储体中沿垂直方向对齐在同一条线上的存储体中的一个存储体激活。

在本发明的另一个实施例中，一种对包括多个层叠芯片的三维层叠半导体集成电路进行控制的方法，所述方法包括以下步骤：使用存储体地址来选择所述多个芯片所包括的多个存储体中沿垂直方向对齐在同一条线上的存储体组中的一个；和使用片段地址来激活所选中的存储体组的存储体中的一个。

附图说明

结合附图描述本发明的特征、方面和实施例，其中：

图1是说明现有的三维层叠半导体集成电路的截面图；

图2是现有的三维层叠半导体集成电路的芯片的布置图；

图3是说明根据本发明的一个实施例的三维层叠半导体集成电路的方框图；

图4是说明图3所示的选择信号发生电路的结构的方框图；

图5是根据本发明的实施例的三维层叠半导体集成电路的操作时序图；

图6是说明根据本发明的另一个实施例的三维层叠半导体集成电路的方框图；

图7是说明图6所示的选择信号发生电路的结构的方框图；

图8是说明图7所示的列选择单元的列选择部的结构的电路图；

图9是说明图8所示的第一锁存器的结构的电路图；

图10是图7所示的选择信号发生电路的操作时序图；

图11是根据本发明的另一个实施例的三维层叠半导体集成电路的操作时序图。

具体实施方式

下面参照附图并结合示例性实施例来描述根据本发明的三维层叠半导体集成电路及其控制方法。

在本发明的一个实施例中，单独地控制多个三维层叠芯片中的每一个芯片。

也就是说，在本发明的该实施例中，使用外部命令将多个芯片CHIP0至CHIP3彼此区分开，使用存储体地址将多个存储体BK0至BK7彼此区分开。