[发明专利]性能调整装置、方法以及具有性能调整装置的处理器

说明书

技术领域

本发明涉及一种适用于可性能微调的处理器的性能调整装置，可利用操作电压与数据路径的可变延迟调整处理器的性能。

背景技术

现今携带型手持装置为了满足使用者的多元需求，包含了通讯、影像、声音以及各种多媒体应用渐渐地整合入单一系统之中，使得系统的设计也渐趋复杂。但是，在满足各项使用需求的同时也必须兼顾系统耗能及电池使用等因素，因此便开始有越来越多的研究着重于系统耗能管理的议题。

动态电压频率调整(Dynamic Voltage and Frequency Scaling，DVFS)是常见的耗能管理技术，根据不同应用的需求，动态调整电压及频率是将系统调整至可满足最低性能需求的状态来达到节省耗电的目的。图1为现有的动态电压频率调整系统。请参照图1。现有的动态电压频率调整系统100包含动态电压频率调整控制单元110、时钟产生单元120、电源转换单元130及处理器140。

动态电压频率调整系统100执行前事先决定多组操作点(Operating Point)，每一组操作点包含了一个操作频率以及其对应的最低电压，例如由动态电压频率调整控制单元110根据一操作点选择，对电源转换单元130进行控制，而将输入电压V_IN转换输出为操作电压V_DD，并输出到处理器140。同时，根据此操作点的设定控制时钟产生单元120产生时钟信号CLK，并输出到处理器140。

在执行时，会以一组操作点进行运行。但若是发生性能提升的需求，动态电压频率调整控制单元110会根据设定的操作点，先控制电源转换单元130提高输出电压V_DD，再控制时钟产生单元120提升时钟信号CLK的频率。反之，若是性能降低的需求，动态电压频率调整系统500则先降低时钟CLK的频率后再调降电压V_DD。如此便可以针对应用中不同的执行过程调整使用不同的频率及电压而达到节省耗能的效果。

然而，采用动态电压频率调整系统100仍须考虑一些额外的负担，以下将进一步说明的。

在频率调整方面，时钟产生单元120采用锁相环(Phase-Locked Loops，PLL)结构，需要数百个参考时钟的周期才能完成一次的调整。而数百个参考时钟周期的延迟，对于动态电压频率调整系统100的性能会造成很大的负担。而且，若是频率调整尚未完成前，动态电压频率调整系统100无法提供使用频率的切换，因此在连续两次频率切换之间会有切换的最小时间限制。另外，用锁相环结构来调整动态电压频率调整系统100的性能对于频率调整的支持仍有所限制，面对各种不同性能需求的应用依旧不足。例如在由W.H.Lin，C.C.Chen和S.I.Liu在2009年4月的Proc.VLSI-DAT上发表的“An all-digital clock generator for dynamic frequency scaling，”(用于动态频率调整的全数字时钟发生器)参考文献中提出使用时钟分频器(Frequency Divider)加上PLL的结构以便解决调整时间过长的问题。然而此结构的时钟分频却被限制必须为2的幂次方倍数。因此，使用此结构的DVFS系统便只能根据分频限制而提供特定的频率设定，此项设定无法有效地满足各种不同应用程序的最低性能需求。

在电压调整方面，目前一般采用外接式直流对直流转换器(DC-to-DC Converter)或电源管理集成电路(Power Management IC，PMIC)的方式来实现，并且通过I²C(内部集成电路Inter-Integrated Circuit)控制器接口控制PMIC。对于电压的调整可能需要花费较长的控制转换延迟。

整体来说，DVFS技术虽能帮助改善系统的耗能，但是，设计者使用DVFS做应用开发时必须详细的评估与考虑相对的负担。例如，在调整频率时，需要将近200微秒(Microsecond，μs)，而经过外部PMIC通过I²C控制界面控制大约需要200微秒，而后将调整电压的时间大约需要750微秒。这些时间都可能会影响整体电路设计的表现。

发明内容