[发明专利]通过从MOS器件的高K/金属栅极去除界面层缩小EOT

说明书

技术领域

总的来说，本发明涉及集成电路器件，更具体地，涉及金属氧化物半导体器件(MOS)的结构及其形成方法。

背景技术

缩小(Scaling)集成电路是对集成电路制造的继续尝试。目前，已经研究了可使用15nm技术制造的小规模集成电路。对于金属氧化物半导体(MOS)器件，缩小将产生高性能的电势。

当使用15nm技术制造MOS器件时，还需要削减栅极介电层的等效氧化层厚度(EOT)，例如，削减至约0.5nm。然而，这存在一定的困难。为了对15nm逻辑技术达到0.5nm EOT的目标，必需去除通常用于当前工艺水平的高K/金属栅极(HKMG)技术的、典型为0.5nm至1.0nm的SiO₂界面层。然而，当通常使用的基于Hf的高K介电层与下层硅沟道直接接触时，所得到的MOS器件的沟道区域中的载流子迁移率通常会降至约普通Si迁移率(例如，在高电场下约为1MV/cm)的50％。

图1和图2示出了制造传统MOS器件的中间阶段。参照图1，具有约为1nm厚度的氧化硅界面层12位于衬底10上。包含HfO₂的高K介电层14采用原子层沉积(ALD)沉积在界面层12上。接下来，在高K介电层14上形成薄Hf层16作为除氧剂，以从界面层12中取出氧(如箭头15所示)，从而得到图2所示的结构。薄Hf层16被转变为HfO₂层并成为HfO₂层14的一部分。由于从界面层12中去除了氧，所以界面层12也被转变为硅，这等效于去除了氧化硅界面层12。结果，削减了所得到栅极介电层的EOT的规模，例如，削减至0.6nm。

图1和图2所示处理的缺陷在于沟道区域中的载流子迁移率会降至普通Si迁移率的约90％至约50％之间。此外，减小了所得到栅极介电层的击穿电压。这是因为氧化硅界面层的去除会导致所得到MOS器件的高K介电层的远程软光学声子模式(remote soft optical phonon mode)与沟道区域中的载流子之间耦合性的增加，从而导致更低的载流子迁移率。因此，在EOT缩小与迁移率降低之间存在折中。

因此，需要能够克服上述现有技术的缺陷的方法和结构。

发明内容

根据本发明的一个方面，提供了一种集成电路结构，包括：半导体衬底和半导体衬底上方的声子屏蔽层(phonon-screening layer)。在半导体衬底与声子屏蔽层之间基本上不存在界面层。高K介电层位于声子屏蔽层上方。金属栅极层位于高K介电层上方。

此外还公开了其他实施例。

本发明的有益特征包括减小MOS器件的栅极介电层的有效氧化层厚度(EOT)的可行性，而不会引起载流子迁移率的降低。

附图说明

为了更加完整地了解本发明及其优点，现在将参照附图在下面进行详细描述，其中：

图1和图2示出了制造传统MOS器件的中间阶段的截面图；

图3A以及图4-图7是根据实施例的制造MOS器件的中间阶段的截面图；以及

图3B示出了半导体衬底表面的Si-H端。

具体实施方式

下面将详细讨论本发明实施例的制造和使用。然而，应当理解，本实施例提供了许多可以在广泛的多种特定背景下实施的可应用创造性概念。所讨论的特定实施例仅示出了制造和使用本发明的特定方式，并不限定本发明的范围。

提出了新的金属氧化物半导体(MOS)器件的栅极构以及其形成方法。示出了根据本发明实施例的制造中间阶段。然后讨论了实施例的变化和操作。在本发明的各附图和所示实施例中，类似的标号用于表示类似的元件。

参照图3A，提供了衬底20，其可以由常用半导体材料(例如，硅、锗化硅(SiGe)、碳化硅(SiC)等)形成。浅沟槽隔离(STI)区域(未示出，参照图7中的42)可以形成在衬底20中。在衬底20的表面上可存在本征氧化物22，其可以为二氧化硅(SiO₂))。