[发明专利]节省电路面积的记忆单元

说明书

技术领域

本发明是有关于一种记忆单元，其尤指一种节省电路面积的记忆单元。

背景技术

随着多核心系统单芯片的发展，越来越多的内存将被整合于系统芯片中以帮助各核心的运算，因此内存在未来的芯片上必定占有大部分的面积，并成为影响系统芯片效能一个很重要的因子，且将消耗大量的能量；所以，如何有效的降低内存的面积及其功率消耗必定成为一个很重要的课题。

请参阅图1，为现有技术的记忆单元的电路图。如图所示，现有技术的记忆单元包括一第一反相器10’、一第二反相器20’与一存取埠30’。第一反相器10’的输入端耦接第二反相器20’的输出端；第一反相器10’的输出端耦接第二反相器20’的输入端，存取埠30’耦接于第二反相器20’与一位线(Bitline，BL)，并与一字符线(Wordline，WL)相耦接，此存取埠30’为一N型金氧半场效晶体管(NMOS)，因此当位线为高电位时，存取埠30’打开，将会有一门坎电压跨在存取端口30’上，使得位线电压对记忆单元的有效电压减小；因此，请一并参阅图2，为另一现有技术的记忆单元的电路图，如图所示，存取埠30’被一P型金氧半场效晶体管(PMOS)所取代，因此当位线为高电位时，存取埠30’打开后，位线的电压将在无耗损的情况下传入储存装置中。

一般位线在单端记忆单元进行读取及写入逻辑值”1”时，位线都将先保持在高准位(High)，并字符线将会导通，如此，单端记忆单元无法得知位线与字符线如何动作是在进行读取还是写入逻辑值”1”。因此，设计出记忆单元可依据不同准位的位线，而进行写入数据或读取数据，当记忆单元进行读取时，位线必须转变为较电压准位稍微低的电压准位，以透过存取埠30’读取第一反相器10’与第二反相器20’所储存的数据；当记忆单元进行写入时，位线必须转变为高电压准位，以透过存取埠30’写入第一反相器10’与第二反相器20’所形成的记忆单元。

再者，请参阅图3，为现有技术的记忆单元的电路图。如图所示，现有技术的记忆单元40’包含一第一晶体管42’、一第三反相器44’、一第二晶体管46’与一第四反相器48’。第一晶体管42’的一端耦接一数据线D，并受控于一字符线W，第三反相器44’的输入端耦接第一晶体管42’的另一端，第二晶体管46’的一端耦接第三反相器44’的输出端，并受控于字符线W，第四反相器48’的输入端耦接二晶体管46的另一端与第三反相器44’的输出端，并第四反相器48’的输出端耦接第一晶体管42’与第三反相器44’的输入端。其中，第三反相器44’包含一第三晶体管440’与一第四晶体管442’，而第四反相器48’包含一第五晶体管480’与一第六晶体管482’。由于反相器结构为该技术领域具有通常知识者所皆知的技术，所以在此将不再多加以说明。

接上所述，图3的记忆单元40’在不写入数据时，其字符线W上讯号为低准位讯号，而使第一晶体管42’与第二晶体管44’关闭(截止)，此时，由于第三反相器44’与第四反相器48’中的二输出端输入端对接，使第三反相器44’的N1端的资料与第四反相器48’的N2端的资料互为反相锁住。记忆单元40’若要写入数据，即当记忆单元40’写入数据”1”时，字符线W上的讯号为高准位讯号(即”1”)，使第一晶体管42’与第二晶体管46’导通，而数据线D上的讯号为”1”，而位线DB上的讯号为”0”。当记忆单元40’写入数据完成后，字符线W上的讯号将转变为低准位讯号，而第一晶体管42’与第二晶体管44’，而使资料锁住。

惟若，随着科技产品的世代演进，业者对记忆单元的储存需求越来越高，价格及单位容量的竞争压力也越来越大，所以，记忆单元的单位面积较小的储存单元也就越来越重要，如此，使用越少的晶体管制成记忆单元也为业者所要朝向的目标之一。

因此，如何针对上述问题而提出一种新颖节省电路面积的记忆单元，其使用较少的晶体管组合成记忆单元，使可解决上述的问题。

发明内容

本发明的目的在于，在于提供一种节省电路面积的记忆单元，其使用四个晶体管即可形成一记忆单元，以达到节省电路面积的目的。

为了达到上述的目的，本发明是一种节省电路面积的记忆单元，其包含：

一第一晶体管，耦接一读取线，并受控于一字符线；

一第二晶体管，耦接该第一晶体管与一电源端之间；

一第三晶体管，耦接该第二晶体管，并受控于一位线，该第三晶体管控制该第二晶体管导通/截止；以及

一第四晶体管，耦接该第三晶体管与一写入线，并受控于该字符线。

本发明中，更包含：