[发明专利]地址控制电路以及半导体存储装置

权利要求书

1.一种地址控制电路，包含：

一读取列地址控制电路，其被配置为在一读取操作模式的第一突发周期期间，从一地址产生一读取列地址；和

一写入列地址控制电路，其被配置为在一写入操作模式的第二突发周期期间，从该地址产生一写入列地址。

2.如权利要求1所述的地址控制电路，其中该读取列地址控制电路包含：

一使能信号产生器，其被配置为在该第一突发周期期间产生一读取使能信号；

一地址译码器，其被配置为通过对该地址译码来产生一译码地址信号；和

一地址缓冲器，其被配置为响应该读取使能信号以通过缓冲该译码地址信号来输出该读取列地址。

3.如权利要求2所述的地址控制电路，其中该使能信号产生器被配置以产生该读取使能信号，其响应一读取指令而被启动以及被配置为响应一突发结束信号或者一突发指令而不被启动。

4.如权利要求3所述的地址控制电路，其中该使能信号产生器包含：

一第一缓冲器，其被配置为响应一时钟而缓冲该突发结束信号；

一第一锁存器，其被配置为锁存该第一缓冲器的输出信号；

一传输组件，其被配置为用以传递该第一锁存器的输出信号；

一第二缓冲器，其被配置为用以缓冲该传输组件的输出信号；

一切换电路，其被配置为响应该突发指令和该读取指令以控制该第二缓冲器被驱动；

一驱动组件，其被配置为响应该突发指令而驱动该第二缓冲器的输出节点；以及

一第二锁存器，其被配置为锁存该第二缓冲器的输出节点以产生该读取使能信号。

5.如权利要求2所述的地址控制电路，其中该地址缓冲器包含：

一缓冲电路，其被配置为用以缓冲该译码地址信号；以及

一切换组件，其被配置为响应该读取使能信号以控制该缓冲电路被驱动。

6.如权利要求1所述的地址控制电路，其中该写入列地址控制电路包含：

一使能信号产生器，其被配置为在该第二突发周期期间产生一写入使能信号；

一地址译码器，其被配置为通过对该地址译码来产生一译码地址信号；以及

一地址缓冲器，其被配置为响应该写入使能信号而通过缓冲该译码地址信号来输出该写入列地址。

7.如权利要求6所述的地址控制电路，其中该使能信号产生器被配置为产生该写入使能信号，其响应一写入指令而被启动以及响应一突发结束信号或者一突发指令而不被启动。

8.如权利要求7所述的地址控制电路，其中该使能信号产生器包含：

一第一缓冲器，其被配置为响应一时钟而缓冲该突发结束信号；

一第一锁存器，其被配置为锁存该第一缓冲器的输出信号；

一传输组件，其被配置为传递该第一锁存器的输出信号；

一第二缓冲器，其被配置为缓冲该传输组件的输出信号；

一切换电路，其被配置为响应该突发指令和该写入指令以控制该第二缓冲器被驱动；

一驱动组件，其被配置为响应该突发指令而驱动该第二缓冲器的输出节点；以及

一第二锁存器，其被配置为锁存该第二缓冲器的输出节点以产生该写入使能信号。

9.如权利要求6所述的地址控制电路，其中该地址缓冲器包含：

一缓冲电路，其被配置为缓冲该译码地址信号；以及

一切换组件，其被配置为响应该写入使能信号以控制该缓冲电路被驱动。

10.一种半导体存储装置，包含：

一指令地址输入电路，其包含一配置于第一边缘的接收垫片，该接收垫片接收一指令和一地址；

一数据输入/输出电路，其包含一配置于第二边缘的I/O垫片，该I/O垫片用以输入或输出数据；和

一写入列地址控制电路，配置于该第二边缘上以及被配置为在写入操作模式的突发周期期间，用以自该指令地址输入电路所提供的地址输出一写入列地址。

11.如权利要求10所述的半导体存储装置，其中该指令地址输入电路以及该数据输入/输出电路是配置在不同的边缘区域。