[发明专利]一种半导体集成电路及其制造方法

说明书

技术领域

本发明主要涉及一种半导体器件的单元结构和制造方法。特别涉及一种改进的具有包括沟槽金属氧化物半导体场效应(Metal-Oxide-Semiconductor-Field-Effect-Transistor，MOSFET)和沟槽肖特基整流器(Schottky rectifier)的半导体集成电路的结构及其制造方法。

背景技术

为了实现更高效的DC/DC应用，现有技术中，通常采用在一个半导体功率器件外部并联沟槽肖特基整流器的方法，例如，在一个沟槽MOSFET外部并联沟槽肖特基整流器。当与沟槽MOSFET中寄生的PN体二极管(bodydiode)并联时，该沟槽肖特基整流器作为钳位二极管(clamping diode)可以防止所述PN体二极管的开启。因此，在现有技术中，揭示了多种结构试图将沟槽MOSFET和沟槽肖特基整流器集成在同一块衬底上以达到上述目的。

在美国专利号No.6,351,018和No.6,987,305中，分别揭示了一种将沟槽MOSFET和沟槽肖特基整流器集成在同一块衬底上并使其二者具有共同的沟槽栅的结构。如图1所示为美国专利号No.6,351,018中揭示的一种N沟道半导体集成电路结构，该结构包括形成于同一块N型衬底102之上的沟槽MOSFET101和沟槽肖特基整流器110。多个衬有栅极氧化层104并填充以掺杂的多晶硅层106的沟槽栅100和100-1形成于N型衬底102中。在上述沟槽栅中，沟槽栅100-1被用作沟槽MOSFET101和沟槽肖特基整流器110共同的沟槽栅。此外，在沟槽MOSFET101部分，多个n+源区(source region)112与沟槽栅的侧壁相邻并靠近P型体区(bodyregion)108的上表面，同时，P+欧姆体接触区114形成于靠近所述P型体区108的上表面处并位于两个相邻的所述n+源区112之间，该P+欧姆体接触区114的多数载流子浓度高于所述P型体区108以降低所述P型体区114和金属层120之间的接触电阻。在位于沟槽金MOSFET101部分的导电层116以及位于沟槽肖特基整流器110部分的导电层118之上，存在所述金属层120以通过平面接触的方式(planar contact)将所述n+源区112和所述P型体区108连接至沟槽肖特基整流器110的阳极区。

图2所示为美国专利号：No.6,593,620所揭示的另一个形成于N+衬底200之上的N沟道半导体集成电路的结构图，其中沟槽MOSFET220和沟槽肖特基整流器222具有独立的沟槽栅，并且在所述N+衬底200的下表面存在漏极(drain)金属层218。该N沟道半导体集成电路形成于N型外延层202中，进一步包括多个填充以掺杂的多晶硅层206的沟槽栅210和210-1，并且在所述掺杂的多晶硅层206和所述沟槽栅的内表面之间衬有栅极氧化层204。所述沟槽MOSFET220部分进一步包括：P型体区208；n+源区212，靠近所述P型体区208的上表面且靠近所述沟槽栅210的侧壁。此外，源极金属层216形成于该N沟道半导体集成电路以及绝缘层214上方，以将所述沟槽MOSFET220部分的所述n+源区212和P型体区208，通过平面接触的方式连接至所述沟槽肖特基整流器222部分的阳极。

尽管上述两种结构都可以实现沟槽MOSFET和沟槽肖特基整流器在同一块衬底之上的集成，但是需要注意的是，上述这两种结构都采用了平面接触的方式将源极金属层连接至沟槽MOSFET的源区和体区，以及沟槽肖特基整流器的阳极。尤其对于沟槽MOSFET而言，因为这种平面接触的方式需要占据较大的面积，从而限制了器件的进一步缩小，造成所述沟槽MOSFET具有较大的开启电阻。

另一方面，当缩小所述平面接触的尺寸时，会导致源极金属与沟槽MOSFET的源区和体区，以及与沟槽肖特基整流器的阳极之间的金属接触特性会变差。

发明内容

本发明克服了现有技术中存在的一些缺点，提供了一种改进了的半导体集成电路结构，使得沟槽MOSFET和沟槽肖特基整流器能够集成在同一块衬底上，同时，使得沟槽MOSFET具有较低的开启电阻，以及使得沟槽肖特基整流器具有较低的前置电压和较小的反向漏电流。

根据本发明的实施例，提供了一种半导体集成电路结构，包括水平地位于该半导体集成电路内不同区域的多个沟槽MOSFET和多个沟槽肖特基整流器，还包括：

(a)第一导电类型的衬底；

(b)第一导电类型的外延层，该外延层位于所述衬底之上，且该外延层的多数载流子浓度低于所述衬底；