[发明专利]一种半导体集成电路及其制造方法

权利要求书

1.一种半导体集成电路结构，包括水平地位于该半导体集成电路内不同区域的多个沟槽MOSFET和多个沟槽肖特基整流器，还包括：

第一导电类型的衬底；

第一导电类型的外延层，该外延层位于所述衬底之上，且该外延层的多数载流子浓度低于所述衬底；

覆盖所述外延层上表面的绝缘层；

每个所述沟槽MOSFET进一步包括：

在所述外延层中的多个第一沟槽栅，每个该第一沟槽栅都衬有栅极氧化层并填充以掺杂的多晶硅层；

第二导电类型的体区，位于所述外延层的上部分并位于每两个相邻的所述第一沟槽栅之间，所述体区包围所述第一沟槽栅；

第一导电类型的源区，靠近所述体区的上表面并包围每个所述第一沟槽栅的上部分，所述源区的多数载流子浓度高于所述外延层；

多个填充以金属插塞的沟槽式源体接触区，每个该沟槽式源体接触区穿过所述绝缘层、所述源区并延伸入所述体区；

每个所述沟槽肖特基整流器进一步包括：

多个位于所述外延层的第二沟槽栅，每个该第二沟槽栅都衬有栅极氧化层并填充以掺杂的多晶硅层，同时，每两个相邻的所述第二沟槽栅之间不存在所述源区和所述体区；

多个填充以所述金属插塞的沟槽式阳极接触区，每个该沟槽式阳极接触区穿过所述绝缘层并延伸入每两个相邻的所述第二沟槽栅之间的所述外延层；

肖特基势垒层，衬于每个所述沟槽式阳极接触区的沟槽和所述金属插塞之间；和

漏极金属层，位于所述衬底的下表面，同时用作所述沟槽肖特基整流器的阴极金属层。

2.根据权利要求1所述的半导体集成电路结构，还包括第二导电类型的欧姆体接触区，位于所述沟槽MOSFET的体区中，且至少包围每个所述沟槽式源体接触区的底部，该欧姆体接触区同时位于所述沟槽肖特基整流器的外延层中，至少包围每个所述沟槽式阳极接触区的底部，所述欧姆体接触区的多数载流子浓度高于所述体区。

3.根据权利要求1所述的半导体集成电路结构，还包括第二导电类型的欧姆体接触区，只位于所述沟槽MOSFET的体区中，且至少包围每个所述沟槽式源体接触区的底部，所述欧姆体接触区的多数载流子浓度高于所述体区。

4.根据权利要求1所述的半导体集成电路结构，还包括只位于所述沟槽肖特基整流器部分的多个沟槽式肖特基栅接触区，每个该沟槽式肖特基栅接触区填充以所述金属插塞，同时穿过所述绝缘层并延伸入所述第二沟槽栅，其中所述第二沟槽栅的宽度大于所述第一沟槽栅的宽度。

5.根据权利要求1所述的半导体集成电路结构，还包括位于所述绝缘层上方的源极金属层，该源极金属层与所述沟槽式源体接触区中的所述金属插塞相连，同时与所述沟槽式阳极接触区中的所述金属插塞相连。

6.根据权利要求1所述的半导体集成电路结构，还包括至少一个第三沟槽栅，作为所述沟槽MOSFET和所述沟槽肖特基整流器共有的沟槽栅，该第三沟槽栅衬有所述栅极氧化层并填充以掺杂的多晶硅层，同时，该第三沟槽栅与所述第一沟槽栅和所述第二沟槽栅相连，并且，该第三沟槽栅的宽度大于所述第一沟槽栅和第二沟槽栅的宽度。

7.根据权利要求6所述的半导体集成电路结构，还包括至少一个沟槽式栅接触区，该沟槽式栅接触区填充以所述金属插塞，穿过所述绝缘层并向下延伸入所述第三沟槽栅中的掺杂的多晶硅层。

8.根据权利要求7所述的半导体集成电路结构，还包括位于所述绝缘层上方的栅极金属层，该栅极金属层与所述沟槽式栅接触区中的所述金属插塞相连。

9.根据权利要求1所述的半导体集成电路结构，其中所述沟槽肖特基整理器部分的外延层为单外延层。

10.根据权利要求1所述的半导体集成电路结构，其中所述沟槽肖特基整流器部分的外延层为双层外延层，其中顶部外延层的多数载流子浓度低于底部外延层，所述沟槽式阳极接触区位于所述顶部外延层中。

11.根据权利要求2所述的半导体集成电路结构，还包括一个位于所述沟槽MOSFET部分的雪崩加强区和一个位于所述沟槽肖特基整流器部分的肖特基势垒高度加强区，该雪崩加强区位于所述体区中，包围每个所述沟槽源体接触区位于所述体区中的侧壁，该肖特基势垒高度加强区位于所述外延层中，包围每个所述沟槽式阳极接触区位于所述外延层中的底部和侧壁。