[发明专利]制作半导体器件结构的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及一种制作半导体器件结构的方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征尺寸也从最初的1毫米发展到现在的90纳米或60纳米，并且在未来的几年内将会进入45纳米及其以下节点的时代，若不改变半导体器件的组成成分和结构，仅单纯的按比例缩小半导体器件会因其饱和漏电流(IDSS)过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小IDSS。例如，可以调整晶体管栅极下方沟道区的长度来改变结合沟道区的电阻，由此提高晶体管效率。但是，由于热载流子而导致的门限电压会随时间而变化，以及可能产生互导的恶化。解决该问题最好是在半导体器件结构中设置源/漏极扩展区即轻掺杂区(LDD区)。此外，在半导体器件结构的沟道区产生应变也可使载流子的迁移率增加，同时可以减小半导体器件结构的体积，并可以提高半导体器件结构的电学性能。

一般而言，希望在N型半导体器件结构的沟道区感应出一个从源极到漏极方向的张应力，以利增加电子迁移率；在P型半导体器件结构的沟道区感应出一个从源极到漏极方向的压应力，以增加空穴迁移率。以下以半导体器件结构的PMOS区域为例进行说明。

具体地，制备半导体器件结构的PMOS区域的源/漏极(S/D)扩展区的方法可以如下：首先，在具有N阱的半导体衬底区域(PMOS区域)上形成栅极结构。接着，在该栅极结构的两侧形成间隙壁结构，其中，所述间隙壁结构包括垫氧层结构和侧壁层结构。然后在上述衬底上形成锗化硅外延区，该锗化硅外延区紧邻间隙壁结构外侧(该处是以栅极结构为中心，远离栅极结构为外侧，靠近栅极结构为内侧)，以及在形成外延区的上方沉积单晶硅和金属的混合物使其形成硅化区，再接着去除上述间隙壁结构包含的侧壁层结构，再形成轻掺杂区(LDD区)，该LDD区紧邻所述外延区的内侧，且该LDD区部分地与外延区重合。最后再次形成间隙壁结构所需要的侧壁层结构，并通过重掺杂方式在衬底上形成PMOS区域的源极/漏极。其中，该PMOS区域的锗化硅外延区是用于导引应力至沟道区。

然而上述制备PMOS区域S/D扩展区的工艺出现的问题就是，在去除上述侧壁层结构时，容易导致外延区上方的硅化区损伤，使硅化区变得非常薄且使该硅化区的电阻非常大。即外延区和硅化区总的电阻远大于其它部分结构的电阻，相对应地，所述半导体器件结构的NMOS区域也会发生类似上述的问题，从而导致最后获取的半导体器件结构的片上电阻较大，进一步地导致半导体器件结构的驱动电流增大。此外，由于现有技术中是先形成硅化区再形成LDD区，还可能使LDD区的制备过程中，LDD区的离子无法精确注入到版图设计的位置，即在形成该LDD区的制备过程中容易产生阴影效应，进而无法制备出符合版图设计的LDD区，由此得不到符合实际工艺需求的半导体器件结构。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了有效解决上述问题，本发明提出了一种制作半导体器件结构的方法，包括下列步骤：

提供具有离子阱的衬底，该衬底上方形成有对应该离子阱的栅极结构；

在所述栅极结构的外围形成间隙壁结构，该间隙壁结构从外到内依次包括第一侧壁层结构和第一垫氧层结构；

在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成外延区；

去除所述间隙壁结构中的所述第一侧壁层结构，并形成第一偏移侧壁层结构；

在所述衬底中位于所述外延区的内侧且紧邻于所述外延区的位置形成轻掺杂区，该轻掺杂区的一部分位于所述第一偏移侧壁层结构的下方；

在所述第一偏移侧壁层结构的外侧形成第二侧壁层结构；

在所述外延区的上方且在该第二侧壁层结构的外侧形成硅化区，以及

在所述衬底中且在该第二侧壁层结构的外侧形成源/漏极区，得到所述半导体器件结构。

进一步地，当所述离子阱为N阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充锗原子和硅原子形成锗化硅外延区；当所述离子阱为P阱时，在所述衬底上位于所述第一侧壁层结构的外侧且紧邻于所述第一侧壁层结构的位置形成凹槽，且在所述凹槽中填充碳原子和硅原子形成碳化硅外延区。