[发明专利]半导体组件、半导体元件及其制法

说明书

技术领域

本发明涉及无铅焊料层(lead-free solder)，且特别涉及一种使用无铅焊料层的半导体元件与半导体组件(assembly)。

背景技术

现今的集成电路是由实质上数百万个有源元件所组成，其中有源元件例如晶体管与电容。这些元件初始彼此绝缘，但通过后续连接该些元件，以形成一功能性电路。典型的内连线结沟包括水平(latemal)内连线结构(例如金属线)与垂直内连线(例如导通孔(vias)与接触插塞(contacts))。对现今集成电路(IC)而言，内连线结构对于其性能与密度的极限的影响日益重要。接合焊盘(bond pad)会形成于内连线结构的最上层，并暴露于相对应芯片的表面上。通过接合焊盘将芯片电性连接到封装基材或另一裸片上。接合焊盘也使用于打线接合(wire bonding)与倒装芯片接合(flip-chip bonding)。晶片级芯片尺寸封装(wafer level chip scale packaging，WLCSP)是目前广泛被使用的一种封装方法，其成本低且工艺简单。于一般的晶片级芯片尺寸封装(WLCSP)中，内连线结构形成于金属层之上，接着形成凸块底层金属(under-bump metallurgy，UBM)与焊料球(solder ball)。

倒装芯片封装(flip-chip packaging)会利用凸块电性连接芯片输入/输出焊盘(I/O pad)与基材或封装的导线架(lead frame)。就结构上而言，凸块实质上包括凸块本身与介于凸块与输入/输出焊盘(I/O pad)之间的凸块底层金属(under-bump metallurgy，UBM)。一凸块底层金属(UBM)一般会包括粘着层(adhesion layer)、阻挡层(barrier layer)与湿润层(wetting layer)，并依此顺序排列于输入/输出焊盘(I/O pad)上。凸块依据自身材料的不同，区分成焊料凸块(solder bump)、金凸块(gold bump)、铜柱凸块(copper pillar bumps)与具有混合金属的凸块。近年来，内连线铜柱技术(copper interconnect post technology)被提出，取代焊料凸块的使用，电子元件通过铜柱(copper post)连接到基材上。内连线铜柱技术(copper interconnect post technology)因其凸块桥接的可能性最小而可达到较细的间距(finer pitch)，对于电路可降低电容承载(capacitanceload)，且可于高频下操作电子元件。然而，仍然需要焊料合金(solder alloy)盖住凸块结构与接合用的电子元件。

一般而言，焊料合金的材料即是所谓的锡-38质量％铅(Sn-38mass％Pb)的锡铅共晶焊料(Sn-Pb eutectic solder)。最近几年，实际应用亟需使用无铅焊料(Pb-free solder)。以二元锡银合金(binary Sn-Ag alloy)作为无铅焊料，其具有2.0～4.5重量％的银，其熔点为约240～260℃。对于无铅元件的回焊工艺(reflow soldering process)与设备皆与公知的共晶焊料类似。为了使用共熔点(eutectic point)以避免热伤害，焊料合金的发展纷纷朝向使合金的成分尽量接近合金的共晶组成。然而，无铅焊料材料的熔点(melting point)高于公知的锡铅共晶焊料，因此，当TCB测试时，会产生裂缝(crack)与应力(stress)可靠度的问题，特别对于大尺寸裸片而言，此问题更为严重。即使应用内连线铜柱技术(copper interconnect post technology)，使用无铅焊料材料作为倒装芯片组合(flip-chip assembly)的盖层(cap)，由于裸片边缘/基材介面的应力，仍然会引起裂缝(crack)的问题。

发明内容

为了克服现有技术中的上述缺陷，本发明提供一种半导体元件，包括：一半导体基材；一焊盘区域(pad region)，位于该半导体基材上；以及一凸块结构(bump structure)，位于该焊盘区域之上且电性连接该焊盘区域，其中该凸块结构包括一铜层与位于该铜层之上的一锡银合金层(SnAg layer)，且该锡银合金层(SnAg layer)中的银含量小于1.6重量百分比。