[发明专利]具有低栅极输入电阻的功率半导体组件及其制作方法

说明书

技术领域

本发明涉及一种功率半导体组件与其制作方法，特别是涉及一种具有低柵极输入电阻的功率半导体组件与其制作方法。

背景技术

在一般沟道式晶体管(trench transistor)的结构中，晶体管的柵极设置于基底的沟道中，而源极与漏极分别设置于柵极的上下两侧。此垂直式结构提供了高耐压能力、低导通电阻(on resistance，Ron)、大电流等优点。因此，沟道式晶体管被广泛的应用于电源管理方面，例如作为切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等。

一般沟道式晶体管操作在大电流下，因此，为了减少功率消耗，在现有技术中会设置一柵极金属汇流线路(gate metal bus line)，提供额外的柵极电压输入路径，用以改善柵极输入电阻。请参阅图1。图1绘示了现有技术中功率半导体组件的布局图。为了简化说明，图1仅绘示源极金属层11与柵极金属层12的设置位置。如图1所示，基底10上设置有两个源极金属层11与一个柵极金属层12，而各源极金属层11下方分别配置所需的沟道式晶体管(图未示)。其中源极金属层11是用以提供一源极电压予沟道式晶体管的源极，而柵极金属层12是用以提供一柵极电压予沟道式晶体管的柵极。并且，柵极金属层12具有一柵极金属汇流线路13，用以达到降低柵极输入电阻的效果。

然而，如前所述，为了降低柵极输入电阻，现有技术中的功率半导体组件需要额外的面积设置柵极金属汇流线路13，因此会将源极金属层11分割为两部分，以利柵极金属汇流线路13提供柵极电压给各源极金属层11下方的沟道式晶体管的柵极，但这却使得每一部分的源极金属层11面积因而减少。据此，在后续的封装打线工艺中，较小的源极金属层11面积将增加封装打线工艺的困难度与制作成本。此外，需要设置额外的间隙来隔绝柵极金属汇流线路13与源极金属层11，但这又使得可提供打线的面积进一步减少，也牺牲了整体的集成度。因此，需要改善现有技术中的功率半导体组件，以同时达到降低柵极输入电阻且维持完整的源极金属层11面积的效果。

发明内容

本发明的目的的一在于提供一种具有低柵极输入电阻的功率半导体组件与其制作方法，以解决现有技术所面临的问题。

本发明的一优选实施例提供一种具有低柵极输入电阻的功率半导体组件。上述功率半导体组件包括一基底、至少一沟道式晶体管、一导电层与一金属接触插塞、一绝缘层与一层间介电层、以及一图案化金属层。其中，基底上定义有一主动区与一柵极金属区，且主动区的基底中具有至少一柵极汇流沟道(gate bus trench)与多个组件沟道(cell trench)，其中柵极汇流沟道延伸至柵极金属区，且各组件沟道与柵极汇流沟道相连接。沟道式晶体管设置于主动区的基底中且设置于柵极汇流沟道的至少一侧。导电层与金属接触插塞设置于柵极汇流沟道中，并且电性连接至沟道式晶体管，用以提供一柵极电压。再者，绝缘层完全覆盖主动区的金属接触插塞，且部分覆盖柵极金属区以暴露位于柵极金属区的部分金属接触插塞，而层间介电层覆盖该导电层。以及，图案化金属层设置基底上，其中图案化金属层包括一柵极金属层与一源极金属层，分别设置于柵极金属区与主动区，且柵极金属层电性连接至金属接触插塞用以提供一柵极电压，而源极金属层覆盖于绝缘层上且电性连接至沟道式晶体管用以提供一源极电压。

本发明的一优选实施例提供一种具有低柵极输入电阻的功率半导体组件的制作方法，包括下列步骤。首先，提供一基底，基底上定义有一主动区与一柵极金属区，且主动区的基底中具有至少一柵极汇流沟道与多个组件沟道，其中柵极汇流沟道延伸至柵极金属区，且各组件沟道与柵极汇流沟道相连接。接着，于柵极汇流沟道中形成一导电层，并于导电层上覆盖一层间介电层。随后，于层间介电层与基底中形成一金属接触插塞，其中金属接触插塞设置于柵极汇流沟道中。之后，蚀刻部分金属接触插塞以形成一凹槽，凹槽延伸至柵极金属区，并于凹槽中填入一绝缘层。然后，形成一图案化金属层于具有绝缘层的基底上，其中图案化金属层包括一柵极金属层与一源极金属层，分别设置于柵极金属区与主动区，且柵极金属层电性连接至金属接触插塞，而源极金属层覆盖于绝缘层上。