[发明专利]通过低温实现选择性的方法

说明书

技术领域

本发明涉及半导体制造及设计技术领域，特别涉及一种通过低温实现选择性的方法。

背景技术

在半导体产业中，硅(Si)作为占据统治地位的半导体材料已经发展了几十年，在此期间其表现出了良好的性能。然而，随着器件特征尺寸的不断缩小使得单个晶体管的尺寸逐渐达到物理和技术的双重极限，因此以硅作为沟道材料的CMOS器件的迁移率变得越来越低，已经无法满足器件性能不断提升的要求。为了解决这种问题，现有技术引入了应变技术来提高硅材料的迁移率，或者直接采用其它的迁移率更高的材料来代替Si作为器件的沟道材料，其中由于Ge材料具有比较高的空穴载流子迁移率而得到广关注。Ge材料或高Ge组分的SiGe材料在研究中都呈现出了远远高于现有Si材料的空穴迁移率，因此非常适合于应用于在未来CMOS工艺中制备PMOS器件。但是由于现有Si工艺及设备非常成熟，考虑成本与兼容性的要求，因此还需要以Si圆片作为载体采用各种工艺方法仅在Si圆片的表面处制备出Ge层或高Ge组分SiGe层作为器件的沟道材料层，从而在其中实现载流子的高迁移率输运，提高器件的性能。

但是，由于Ge材料的晶格常数与Si不同，存在4.2％晶格失配，因此如果直接在Si衬底上外延Ge层或高Ge组分的SiGe层则会产生大量的位错，这些位错将会穿通到表面从而形成缺陷，会极大地恶化制备出的MOS器件的性能。因此这种技术还无法应用于半导体MOS器件的制造中。目前也提出了一些新的工艺与技术，以在Si衬底上制备出一层低表面穿通位错密度的高Ge组分的沟道材料层，使其可以应用于器件的制备。

例如可采用选择性外延工艺，首先在Si圆片上淀积一层介质层，利用光刻和刻蚀工艺在介质层上形成深宽比较高的外延区，在外延区的底部露出Si材料，然后外延高Ge组分的晶体材料。该选择性外延工艺利用外延区中垂直的侧墙阻挡住了位错的继续延伸，使其不能延伸到表面，通过一定高度的侧墙阻挡就能滤去大部分的位错缺陷，得到表面缺陷密度较低的含Ge材料层，从而可以在这些生长有高质量高Ge组分材料的区域中制备MOS器件。在其它的被绝缘介质覆盖的区域，由于高Ge材料晶体成核困难，可同时引入HCl(氯化氢)等气体通过这些气体对Ge材料等的刻蚀作用阻挡其成核，因此可以保证高Ge组分材料晶体生长主要发生在外延区中裸露的Si衬底的区域，从而可在预定的区域得到所需要的沟道材料。

现有技术的缺点是，为了阻碍外延材料在氧化层上的成核需要在外延工艺中通入HCl气体等，但是HCl气体有毒有害，因此会造成尾气处理的困难。另外，其反应温度较高，无法应用于外延高质量纯Ge单晶材料的低温工艺中。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是在外延时不需要通入HCl气体，从而避免出现由于通入HCl气体而造成的尾气处理的困难等问题。

为解决上述问题，本发明一方面提出了一种通过低温实现选择性的方法，包括以下步骤：提供衬底；在所述衬底上形成介质层；光刻并刻蚀所述介质层以在所述介质层中形成一个或多个用于生长所述含Ge材料层的外延区；和采用化学气相淀积CVD在不通入HCl的低温条件下在所述外延区中形成含Ge材料层。

在本发明实施例中，通过低温方式外延含Ge材料层，这样在较低的温度下，外延材料在介质层之上的成核几率将会大大降低，即在介质层之上的生长速率相对于所需要的外延区裸露出的单晶材料界面之上的生长速率将大大降低，从而不通入HCl气体就可以实现很好的选择性，避免出现由于通入HCl气体所引起的问题。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为本发明实施例的通过低温实现选择性的方法的流程图；

图2-4为本发明实施例的通过低温实现选择性的方法的中间结构图；

图5为根据本发明实施例方法形成的SiGe材料的效果图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。