[发明专利]分立栅存储器件的形成方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种分立栅存储器件的形成方法。

背景技术

在目前的半导体产业中，集成电路主要可分为三大类型：模拟集成电路、数字集成电路和数/模混合集成电路。

作为数字集成电路的一个重要类型，存储器件，尤其是闪速存储器(flash memory，简称闪存)的发展尤为迅速，主要因为闪存具有在不加电的情况下能长期保存信息、且具有集成度高、存取速度快、易于擦除和重写等优点。

闪存的标准物理结构称为存储单元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层材料，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。

通常为了提高存储器的集成度，可以在同一半导体衬底上制作多个存储器单元的浮栅及其上方的控制栅，从而构成分立栅存储器件。图1给出了现有分立栅存储器件的结构示意图，图中示出了两个存储单元，每个存储单元包括形成于硅衬底上的存储晶体管110和与之相邻的擦除栅120(EG：erasing gate)。这两个存储单元的存储晶体管共用一个擦除栅120，所述存储晶体管包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层(未标记)；同时在控制栅105和层间绝缘层两侧形成有侧墙125，所述擦除栅120与浮栅101之间具有隧穿绝缘层140。所述擦除栅120底部的硅衬底内形成有源极135，而在浮栅101相对于擦除栅120的另一侧硅衬底内形成有漏极(未标记)，所述浮栅101、擦除栅120与硅衬底之间均通过氧化层相隔离。

由于所述浮栅101的物理特性与结构，其可以储存电荷。浮栅101中电荷的状态和储存电荷状态所代表的二进制数据(0或1)之间的对应关系可以有不同的定义。一般而言，当浮栅101捕获电子时，该存储位定义为由“1”变成“0”，这一过程为写入，也可称为编程模式；相对的，当电子从浮栅101中释放后，该存储位定义为由“0”变成“1”，此过程称为擦除。在编程时，将源极135接地，控制栅的电压大于漏极电压时，浮栅101与其底部硅衬底(即源漏极间的导电沟道)之间的氧化层能带会变窄，因此在导电沟道中的电子会被加速，能从导电沟道跃迁到浮栅中，从而完成编程。擦除信息时，通常运用Fowler-Nordheim(简写F-N)隧穿效应，此时控制栅105接地，擦除栅120加正电压，电子由浮栅101隧穿至擦除栅120，完成对浮栅101中电荷的擦除。由于F-N效应对隧穿绝缘层140中的电场十分敏感，电场越大，隧穿电流越大，对电荷的擦除速度越快，因此为了提高器件的擦除速度，需要提高隧穿绝缘层140内的电场强度。

现有一种提高隧穿绝缘层内的电场强度方法，通过在形成浮栅时，使浮栅与隧穿绝缘层的界面处形成尖端结构以提高隧穿绝缘层内的电场强度。所述形成具有尖端结构的分立栅存储器件结构的方法如图2a至图2d所示。

如图2a，在硅衬底10表面采用低压化学气相淀积方法形成一层多晶硅作为浮栅多晶硅层20；在浮栅多晶硅层20上形成氮化硅层30及图案化光刻胶层(未图示)。以光刻胶层为掩膜，对氮化硅层30进行刻蚀至曝露出浮栅多晶硅层20。

如图2b，对曝露出的浮栅多晶硅层20表面进行局部热氧化，被氧化浮栅多晶硅层20将被去除，以便在剩余的浮栅多晶硅层20侧面形成凹陷尖端，因此尖端的尺寸大小取决于局部热氧化的范围；

如图2c，采用湿法刻蚀去除曝露出的浮栅多晶硅层20表面被氧化的部分；

如图2d，去除光刻胶层后，以氮化硅层30为阻挡层，对浮栅多晶硅层20进一步干法刻蚀直至硅衬底10，形成浮栅20a，所述浮栅20a的侧面具有尖端，后续将在浮栅20a侧面进一步形成隧穿绝缘层以及擦除栅。

上述形成具有尖端的浮栅的方法采用了局部热氧化再湿法刻蚀的工艺，受于局部热氧化以及湿法刻蚀工艺的精度限制，仅对较大特征尺寸的闪存适用，对于特征尺寸在130nm以下的闪存结构而言，工艺精度无法达到相应要求。

因此，对于较小特征尺寸的闪存器件，需要开发一种工艺流程简单，成本低廉，能够形成浮栅尖端的分立栅存储器件的制造方法。

发明内容